第25章 数字器件

Note

前两章我们用的是”理想”的逻辑门，本章打开黑盒，看门电路内部到底是怎么用晶体管搭出来的。掌握 TTL（transistor–transistor logic，晶体管–晶体管逻辑）与 CMOS（complementary MOS，互补金属氧化物半导体）两大逻辑家族的工作原理和特性差异，是理解现代数字电路选型、接口和抗干扰设计的基础。

25.1 引言：集成度与逻辑家族

早期半导体制造只能做单个晶体管，随着工艺进步，越来越多有源器件被集成到一个封装里。按集成度（integration level）可以把器件分级：

集成度	缩写	晶体管数量
零规模集成	ZSI	1
小规模集成	SSI	2–30
中规模集成	MSI	30–10³
大规模集成	LSI	10³–10⁵
超大规模集成	VLSI	10⁵–10⁷
特大规模集成	ULSI	10⁷–10⁹

本章聚焦 SSI/MSI 层面的门电路实现（如反相器、触发器、计数器），下一章再讨论微处理器、存储器等更复杂的器件。

没有一种逻辑电路能满足所有需求：有的速度快、有的功耗低、有的抗噪声强，于是演化出多种逻辑家族（logic family）。集成电路逻辑家族大体分为两类——基于场效应管（FET）的 MOS 系列，和基于双极结型晶体管的系列（也有混合两者的 BiCMOS）。

典型的中小规模逻辑器件就是熟悉的 74 系列”黑豆”芯片：六反相器、四二输入与非门、双 J–K 触发器等，各有标准的引脚排列（pin-out）。

25.2 逻辑门的特性

25.2.1 反相器：从放大器到逻辑器件

任何真实放大器的输出摆幅都受电源电压限制。做线性放大时，我们要把输入限制在线性区内；但换一个思路——故意让输入只落在线性区之外的两端，输出就只剩两个状态：输入”低”时输出最大，输入”高”时输出最小。只要选好元件参数，让输出的最大/最小电压恰好落在下一级门定义的输入”0/1”范围内，这个电路就成了一个逻辑反相器。

做线性放大器时我们希望线性区越宽越好；做逻辑反相器则恰恰相反——希望线性区越窄越好，以减小”不确定区”。因此逻辑门电路都具有极高的增益和极快的翻转速度。

25.2.2 逻辑电平

表示”0”和”1”的电压范围称为逻辑电平（logic levels）。不同器件差别很大：有的逻辑 1 是 2–4 V，有的高达 12–15 V。要互相连接，逻辑电平必须兼容——这是逻辑家族选型的第一约束。

25.2.3 噪声容限

真实系统里必然有噪声，它会给逻辑电压叠加随机波动。为了容忍噪声，门的输出电平范围被规定得比输入更严格，这样输出端的小幅噪声不会把信号推出下一级的输入合法区间。电路能承受的最大噪声电压称为噪声容限（noise immunity / noise margin）。

四个关键参数：

• $V_{IH}$：输入被判定为”1”所需的最小电压；
• $V_{IL}$：输入被判定为”0”所允许的最大电压；
• $V_{OH}$：输出”1”时保证的最小电压；
• $V_{OL}$：输出”0”时保证的最大电压。

$$V_{NIH}=V_{OH(min)}-V_{IH(min)}$$

白话：高电平的容限 = 上一级输出的”最差的高”减去下一级要求的”最低的高”，剩下的余量就是噪声可以兴风作浪的空间。

$$V_{NIL}=V_{IL(max)}-V_{OL(max)}$$

白话：低电平的容限同理，是下一级能容忍的”最高的低”与上一级输出的”最差的低”之差。

25.2.4 晶体管作为开关

MOSFET 开关：数字领域习惯按结构称 MOS 器件。MOS 管面积小、制造成本低、（在 CMOS 中）功耗极低，如今已基本取代双极管成为数字电路主流。把 MOSFET 栅极驱动到两个极端：导通时沟道像闭合开关（低阻），关断时像断开开关（极高阻）。以图 25.6 的漏极电阻反相器为例：输入接近 0 V 时管子截止，输出≈ $V_{DD}$（逻辑 1）；输入接近 $V_{DD}$ 时管子导通，输出被拉到接近 0 V（逻辑 0）。

波形不会是理想方波，因此定义上升时间 $t_r$（从 10% 升到 90% 幅值）与下降时间 $t_f$（从 90% 降到 10%）。这个电阻负载电路在 IC 中并不实用：电阻”占地”大，且输出高电平时输出电阻高，对负载电容充电慢。CMOS 用推挽结构解决了这个问题。

双极型晶体管开关：输入低时管子截止，输出≈ $V_{CC}$；输入高时管子饱和导通，输出≈ 0.1 V。问题出在关断上：饱和时基区注入了大量少数载流子，形成饱和存储电荷（saturation storage charge），撤掉基极电流后必须先清空这些电荷集电极电流才能下降，这段延迟叫存储时间（storage time），典型约 200 ns，远大于导通时间。基极电流越大，存储时间越长。

对策有三种：掺金（gold doping）缩短载流子寿命（代价是 $h_{FE}$ 下降、漏电流增大）；用肖特基二极管钳位阻止饱和（见肖特基 TTL）；或者干脆不让管子进饱和区（ECL 的做法）。

25.2.5 时间参数

门由若干晶体管级联而成，信号通过时总有延迟，且上升沿和下降沿的延迟不同：

$$t_{PD}=\frac{1}{2}(t_{PHL}+t_{PLH})$$

白话：平均传播延迟 = 输出由高变低的时间 $t_{PHL}$ 与由低变高的时间 $t_{PLH}$ 的平均。测量时以输入、输出波形越过逻辑电平中点（50%）的时刻为准。

负载电容对速度影响极大：驱动 PCB 上的外部走线时电容负载，可能比驱动同一芯片内部节点大两个数量级，所以芯片内部电路远快于驱动外部引脚时。

对触发器这类时钟器件还有两个参数：建立时间 $t_S$（控制输入须在时钟有效沿之前保持稳定的最短时间）和保持时间 $t_H$（时钟有效沿之后控制输入仍须保持稳定的最短时间）。

25.2.6 扇出（fan-out）

一个门的输出能驱动多少个同类门的输入，称为扇出。它由输出端的驱动能力与输入端的负载决定。MOS 器件输入电阻极高，限制因素是输入电容，故扇出一般更大；但 CMOS 带的负载越重，速度越慢。

25.3 逻辑家族巡礼

历史上出现过的主要家族：RTL（电阻–晶体管逻辑）、二极管逻辑、DTL（二极管–晶体管逻辑）、TTL、ECL（发射极耦合逻辑）、MOS、CMOS、BiCMOS。RTL 和 DTL 已成历史，二极管逻辑主要用于分立元件电路。我们从简单到复杂逐一过一遍，这样 TTL 和 CMOS 的”精巧设计”就顺理成章了。

25.3.1 RTL：最原始的晶体管逻辑

在反相器基础上每加一个晶体管（各带基极电阻）就多一个输入，构成多输入 NOR 门。优点是简单紧凑；缺点是噪声容限低（逻辑 0 上一点点噪声尖峰就会开始导通管子）且速度慢（基极电阻限制了驱动电流）。

25.3.2 二极管逻辑：纯无源，电平会被”吃掉”

只用二极管和电阻就能搭 AND 门和 OR 门。AND 门：任一输入为低就把输出拉低，只有全高时电阻才把输出拉高。但注意——二极管有约 0.7 V 压降，AND 门输出的逻辑 0 比输入抬高了 0.7 V；OR 门输出的逻辑 1 则比输入降低了 0.7 V。

信号串过多级门后，逻辑 0 越漂越高、逻辑 1 越漂越低，最终两者不可区分。这是纯无源逻辑的致命伤，因此它只能做简单的局部逻辑。

25.3.3 DTL：加一个放大器补电平

在二极管门输出加一级晶体管放大器即可恢复逻辑电平、降低输出电阻、提高扇出——这就是 DTL。最简单的做法（二极管 AND + 反相器）直接构成 NAND 门。但 naive 电路有缺陷：输入拉低时基极只降到约 0.7 V，管子关不干净。解决办法是在基极串一只二极管：要把管子打开，Y 点电压必须超过”管子 BE 结 + 串接二极管”约 1 V 的开启和，而输入为 0 时 Y 点只有约 0.7 V，管子可靠截止。

25.3.4 TTL：把背靠背二极管换成晶体管

仔细看 DTL 门，每个输入看到的是两只背靠背的二极管——一个 np–pn 结构，可以换成 npn 晶体管结构，于是”二极管–晶体管逻辑”变成了”晶体管–晶体管逻辑”。在集成工艺下，多个输入晶体管的基极、集电极可以合并成一个多发射极晶体管（multi-emitter transistor）——在一个基区里做出多个发射区。这种结构无法用分立元件实现，所以后面电路图中的晶体管符号不带圆圈，表示是芯片内部器件。

25.3.5 ECL：不饱和换速度

存储时间是饱和逻辑提速的最大障碍。ECL 的思路是让晶体管永远停留在放大区，在截止与某个固定电流之间切换。核心是一个类似长尾对的差分结构：输入加在 T1、T2 基极，恒定参考电压 $V_{BB}$ 加在 T3 基极，逻辑电平设计成 $V_L$ 略低于 $V_{BB}$、$V_H$ 略高于 $V_{BB}$。

当 A、B 都为逻辑 0 时，T3 导通、T1/T2 截止，发射极电压为：

$$V_E=V_{BB}-V_{BE}\approx V_{BB}-0.7\text{V}$$

白话：导通管的发射极总比基极低一个 BE 结压降，全部电流走 T3。X 点电压：

$$V_X=V_{CC}-R_C\frac{(V_{BB}-0.7)}{R_E}$$

白话：电流流过 $R_C$ 产生压降，把 X 拉低；只要参数选得合适，T3 恰好不饱和。当 A 或 B 为逻辑 1 时电流切换到输入管一侧，$X^{\prime }$ 被拉低而 X 回到 ≈ $V_{CC}$。于是 X 输出是 OR、$X^{\prime }$ 是 NOR——一个门同时给出互补输出。

ECL 的输出还要加一级射极跟随器做电平位移（约移 0.7 V），使输入输出电平匹配。代价与收益都很极端：输出摆幅小，噪声容限只有约 0.2–0.25 V；晶体管恒处于放大区，每门功耗约 60 mW，发热严重限制集成度；但换来约 1 ns 的传播延迟，时钟频率可上 500 MHz。

25.3.6 NMOS 逻辑

用一只 MOSFET 做有源负载代替漏极电阻，开关管导通时输出拉低、截止时负载管把输出拉到 $V_{DD}$。开关管接近理想开关，逻辑电平等于电源轨，摆幅大、噪声容限好。NAND 门把开关管串联（全导通才拉低），NOR 门把开关管并联（任一导通即拉低）。

NMOS 的矛盾在负载管：要低输出电阻（利于扇出/速度）它得低阻，要低功耗它得高阻——输出为低时负载管直接跨在电源两端，电阻越小功耗越大。好在 NMOS 输入电阻大于 10¹² Ω，即使输出电阻高达 100 kΩ 也能带动约 50 个门，功耗可压到约 0.1 mW/门。但高输出电阻 + 高输入电容使它较慢（约 50 ns 延迟）。

25.3.7 CMOS：互补推挽，两全其美

用一个 n 沟道管和一个 p 沟道管组成推挽：两栅相连，输入 $V_{DD}$ 时 n 管导通 p 管关断（输出低），输入 0 V 时相反。任何状态下总有一管截止，电源轨之间没有直流通路，静态功耗几乎为零；输出无论高低都是低阻，给负载电容充放电都快，扇出可达约 50。

动态功耗来自两处：状态切换瞬间两管同时导通的一小段时间，以及对负载电容充放电。因此功耗随开关频率上升：静态仅几 μW/门，1 MHz 时钟下约 1 mW/门。低功耗意味着废热少、可集成度更高，是电池设备的理想选择。CMOS 制造比 NMOS/PMOS 麻烦（要做两种极性的管子），但速度、功耗、噪声容限的全面优势使它成为现代电子的统治性技术。

25.3.8 BiCMOS：混合动力

CMOS 驱动能力不及双极电路。BiCMOS 在 CMOS 反相器之后加一对双极管组成的推挽输出级，输出阻抗远低于纯 MOSFET，特别适合高速 I/O 和驱动器应用。

25.3.9–25.3.10 家族对比小结

参数	TTL	ECL	CMOS
基本门	NAND	OR/NOR	NAND/NOR
扇出	10	25	>50
每门功耗 (mW)	1–22	4–55	1 @1 MHz
噪声容限	很好	好	极好
$T_{PD}$ (ns)	1.5–33	1–4	1.5–200

Success

家族口诀：ECL 快但费电怕噪，CMOS 省电耐噪是主流，TTL 居中作桥梁。表格数据只用于定性比较，具体器件要看数据手册。

25.4 TTL 家族详解

25.4.1 标准 74 系列

TTL 器件用 54/74 前缀编号：54 系列工作温度 −55～125 °C（军品），74 系列 0～70 °C（民品）。后缀数字表示功能，如 7400 = 四二输入与非门，7493 = 4 位二进制计数器。标准 TTL 供电 5.0 V，允差 ±0.25 V。

标准门采用图腾柱输出（totem-pole output）——上拉管 T3、二极管 D3 与下拉管 T4 组成的推挽结构，既降低输出电阻又增大电流驱动能力。电路主要设计为”灌电流”（sink current）：输出逻辑 0 时电流从负载流入输出端到地；输出逻辑 1 时的拉电流（source current）很小，但因为门输入在高峰只取 40 μA，够用。

工作逻辑：任一输入为低 → T1 把 T2 基极拉低 → T2、T4 截止，T3 导通 → 输出为高：

$$V_H=V_{CC}-V_{diode}-V_{BE}=5.0-0.7-0.7=3.6\text{V}$$

白话：输出高电平不是满 5 V，要扣掉 D3 和 T3 发射结两个 0.7 V。

两输入全高 → T2、T4 导通 → 输出被拉到 T4 饱和压降：

$$V_L=V_{CE(sat)}\approx 0.2\text{V}$$

D3 的作用：输出为低时 T2 集电极约 0.9 V，若无 D3，T3 的 BE 结会分到 0.9 − 0.2 = 0.7 V 而误开启；D3 的存在保证此时 T3 可靠关断。输入端的钳位二极管 D1、D2 则防止负向噪声尖峰把输入拉到 −0.7 V 以下损坏 T1。

逻辑电平与噪声容限：74 系列规定 $V_{IL(max)}=0.8$ V、$V_{IH(min)}=2.0$ V、$V_{OL(max)}=0.4$ V、$V_{OH(min)}=2.4$ V（典型 0.2 V / 3.6 V）。代入门噪声容限公式：

$$V_{NIH}=2.4-2.0=0.4\text{V},V_{NIL}=0.8-0.4=0.4\text{V}$$

白话：标准 TTL 的最坏情况噪声容限只有 0.4 V；按典型值算则约 1.0 V（低态）和 1.6 V（高态）。

电流与扇出：输入高时最大 40 μA，输入低时 −1.6 mA（负号表示电流流出器件）。输出高时至少拉出 −400 μA，输出低时至少灌入 16 mA。16 mA ÷ 1.6 mA = 扇出 10。

25.4.2 集电极开路器件（open-collector）

把图腾柱输出简化为”只留下拉管的集电极”就是集电极开路（OC）输出。必须外接上拉电阻才能工作：输出管导通时输出≈ 0.1–0.2 V，截止时输出被上拉电阻拉到电源电压。上拉电阻的取值是功耗与速度的折中——阻值大省电但充电慢。OC 门速度总体不如图腾柱。

线与（wired-AND）：OC 门的输出可以直接并联共用一个上拉电阻——任一门输出低则总线为低，全部门都高时总线才高，天然实现 AND。这省掉了多输入 AND 门，更是构建总线（bus）的基础。借助德摩根定律也能实现线或（wired-OR）。

高压输出：部分 OC 器件（如 7406）输出管可承受高达 30 V、40 mA，用上拉电阻接到高压电源即可驱动继电器、LED 等，是逻辑电平与高电压负载之间的桥梁。

25.4.3 三态器件（three-state）

常规门只有 0/1 两个输出态，三态门多了第三个状态——高阻态：输出”悬浮”，电压完全由外部电路决定。使能控制端 C 通常低有效（也有高有效的，如 74125 vs 74126）。使能时输出就是标准图腾柱（无 OC 的速度损失）；禁用时上下两管同时关断。

三态门是总线系统的关键：多个器件的输出挂到一条公共线上，任何时刻只允许一个使能，其余呈高阻互不干扰。这与 OC 的线与不同——三态总线上禁用的门不会影响信号。

Warning

三态总线最经典的错误是两个门同时使能：一个输出高、一个输出低，等于低阻电源对低阻地短路，大电流可能烧毁器件。设计总线时必须保证使能逻辑互斥。“tri-state”其实是 National Semiconductor 的商标，规范说法是 three-state。

25.4.4 TTL 的未用输入处理

TTL 未连接的输入会”浮空”（floating），表现为逻辑 1。但不要真让它浮空——悬空输入对地呈高阻抗，极易被噪声翻转。应当把不用的输入”绑”住：需要逻辑 1 的通过约 1 kΩ 电阻接 $V_{CC}$（不要直接接电源轨）；需要逻辑 0 的直接接地，若经电阻接地则阻值须足够小（标准 TTL 约 ≤470 Ω），保证输入电流在电阻上的压降不超过 $V_{IL(max)}$。

Success

未用输入口诀：与门/与非门未用脚接高，或门/或非门未用脚接低——否则它们的输出状态会被无关输入绑架。

25.4.5 其他 TTL 家族

围绕速度与功耗，74 系列衍生出多个优化家族：

家族	编号	$T_{PD}$ (ns)	每门功耗 (mW)
标准	74XX	9	10
低功耗	74LXX	33	1
高速	74HXX	6	22
肖特基	74SXX	3	19
先进肖特基	74ASXX	1.5	8.5
低功耗肖特基	74LSXX	9.5	2
先进低功耗肖特基	74ALSXX	4	1
FAST	74FXX	2.7	4

低功耗家族靠加大电阻值省电（速度慢）；高速家族靠减小电阻提速（费电）。真正巧妙的是**肖特基（Schottky）**技术：金属–半导体结构成的肖特基二极管正向压降仅约 0.25 V，把它接在晶体管的集电结上——晶体管一接近饱和（集电极电压跌破基极），二极管就导通”偷走”基极过驱动电流，阻止集电极电压进一步下降，管子永远到不了饱和区。没有存储时间，速度大增而功耗只小幅增加。晶体管+肖特基二极管的组合称为肖特基晶体管，有专门的电路符号。74S 门中并非所有管子都肖特基化——不饱和的 T4 就不需要。

实用选型经验：一般场合用 74LS；追求速度用 74AS/74ALS；如今各 CMOS 系列正全面取代 TTL。此外 74 编号也用于大量 CMOS 家族（74C/74HC/74HCT/74AC/74ACT 以及低压系列 74LV/74ALVC 等）。

25.5 CMOS 家族详解

早期 CMOS 是 RCA 的 4000 系列（后为 4000B）。后来厂商转向与 74XX 引脚/功能兼容的命名：74CXX、74HCXX、74ACXX 等，其中字母 C 代表 CMOS，T 代表 TTL 兼容输入，A 代表先进（更快更省电）。带 T 的家族可以直接替换对应的 TTL 器件；不带 T 的常规 CMOS 与 TTL 逻辑电平不同，不能直接混用。

25.5.1 CMOS 的关键特性

电源电压：4000B/74C 系列可在 3–18 V 宽范围工作（常用 5/10/15 V）；较新的家族多在 4.5–5.5 V（部分 2–6 V）；低压家族（74LV/74ALVC）低于 3.6 V，常用 3.3 V，甚至 1.8 V。速度和功耗都随电压升高而增大。

逻辑电平与噪声容限：常规 CMOS 输出电平几乎贴住电源轨：

$$V_{OL(max)}=0,V_{OH(min)}=V_{DD}$$

输入电平按供电电压比例定义：

$$V_{IL(max)}=0.3\times V_{DD},V_{IH(min)}=0.7\times V_{DD}$$

代入噪声容限公式，两个状态都得：

$$V_{NI}=0.3\times V_{DD}$$

白话：CMOS 的最坏情况噪声容限是电源电压的 30%——5 V 供电时为 1.5 V，远优于 TTL 的 0.4 V。为什么不把阈值定在 50% 以获得更大容限？因为器件阈值有制造偏差，必须留出保证正确工作的余量；实际典型容限约 45% $V_{DD}$。注意 CMOS 输出阻抗是 TTL 的 3–10 倍，对容性耦合噪声更敏感，但只要布线得当，CMOS 仍是抗噪最好的技术之一。

Warning

TTL 输出不能直接驱动常规 CMOS：5 V 供电的 CMOS 要求 $V_{IH(min)}=3.5$ V，而 TTL 输出高可能低至 2.4 V，落入了不确定区。解决办法：用 74HCT/74ACT 这类 TTL 兼容输入的 CMOS（$V_{IH(min)}$ 改为 2.0 V），或在 TTL 输出加上拉电阻抬高水平。反过来 CMOS 驱动 TTL 的电平没问题，问题在电流——CMOS 输出阻抗太高，驱动不了标准 TTL，但足以驱动一个 74LS 门（再由它去驱动更多门）。

功耗：静态功耗极低（μW 级），动态功耗随频率近似线性增长、随电压升高而增大。5 V 供电下 1 kHz 时仅几 μW/门，1 MHz 时约 1 mW/门；超过 10 MHz 后功耗反超 74LS TTL。15 V 供电下 1 MHz 时约 10 mW/门。

传播延迟：早期 4000 系列很慢（5 V 供电约 50–200 ns，15 V 约 20–60 ns，且随负载门数变化）；74AC/74ACT 先进系列已缩到几 ns，媲美高级 TTL 家族，且不牺牲低功耗优点。

25.5.2 CMOS 输入与静电防护

CMOS 输入对外就像一个约 1 pF 的电容。器件内部有栅保护二极管：输入高于 $V_{DD}$ 时 D1 正偏钳位到 $V_{DD}+V_{diode}$，低于 $V_{SS}$ 时 D2 钳位，串联电阻 R 限制流过二极管的电流。即便如此，CMOS 在焊接、存放时仍须防静电——存放在导电容器中、尽量少用手碰。

未用输入必须处理，绝对不能悬空，原因有三：悬空输入易被静电损坏；会漂在电源轨中间、来回跨越阈值造成输出振荡；对应的 MOSFET 半开不关，静态电流大增。处理方法：与/与非门未用脚接 $V_{DD}$，或/或非门未用脚接 0 V（CMOS 可直接接电源轨，不像 TTL 还要串电阻），或与有用输入并联。

25.5.3 CMOS 输出与家族一览

CMOS 输出电阻约 250 Ω（$V_{DD}$=5 V 时），因输入阻抗极高，一个输出至少能带 50 个门（高速应用时受电容负载限制）。CMOS 没有集电极开路的对应物，但有与 TTL 相同机制的三态输出。

主要 CMOS 家族（典型值）：

家族	编号	$T_{PD}$ (ns)	静态每门功耗 (μW)
标准	4000B	75	50
标准 TTL 引脚	74CXX	50	50
高速	74HCXX	8	25
高速 TTL 兼容	74HCTXX	12	25
先进	74ACXX	4	25
先进 TTL 兼容	74ACTXX	6	25
低压	74LVXX	9	50
先进低压	74ALVCXX	3	50
BiCMOS	74BCTXX	3.5	600

Success

选型口诀：看供电选家族，见 T 则兼容 TTL；功耗看频率，速度看电压。CMOS 功耗数据是静态值，时钟一快就翻好几番，务必按实际工作频率估算。

25.6 TTL 与 CMOS 的接口（interfacing）

两大家族逻辑电平、电流能力不同，混用必须做接口。

TTL 驱动 CMOS：低电平没问题（TTL 的 $V_{OL(max)}$=0.4 V 远低于 CMOS 的 $V_{IL(max)}$=1.5 V）；高电平不够（2.4 V < 3.5 V）。三种方案：① 直接改用 74HCT/74ACT；② 在 TTL 输出加一个接到 +5 V 的上拉电阻——CMOS 输入电阻极高不构成负载，可把高电平抬到≈5 V；③ CMOS 用更高供电（如 15 V）时，用高压 OC 门把上拉电阻接到 15 V 轨，或使用专门的高低压电平转换器（voltage translator）。

CMOS 驱动 TTL：电平兼容（0 V / 5 V），但标准 CMOS 电流不足以驱动标准 TTL。可行做法：CMOS 直接驱动一个 74LS 门（多数 CMOS 输出电流够带一个 LS 负载），再由 LS 门扇出到更多门或标准 TTL。高压 CMOS 驱动 TTL 用高到低压电平转换器。

不同供电电压的 CMOS 互连：用电平转换器；部分低压 CMOS 家族的输入可容忍 5 V 信号，可直接对接。

25.7 数字系统中的噪声与 EMC

数字系统的矛盾特征：抗噪能力强（噪声不超过容限就毫无影响，且不像模拟信号那样不可逆地被污染），但自身产生噪声的能力也强。所以从 EMC 角度看，数字设备既是”受害者”也是”施害者”。

25.7.1 噪声来源

• 电子噪声：与模拟电路相同的器件噪声，门的设计者已在阈值设定时考虑。
• 干扰：附近电气设备辐射被导线”天线”接收，可经辐射、电源、传感/执行器线路进入系统。
• 内部噪声：最常被忽视的来源是系统自己——尤其电源。开关电源的高频开关电流会串扰全系统。
• 电源轨噪声：数字系统中量大且难除。大量器件同步于同一时钟，同时翻转时从电源抽取阶跃电流，给电容充放电，在电源轨的电感/电阻上转化为噪声尖峰——数字系统的电源轨通常永远在”振铃”。
• CMOS 开关瞬态：CMOS 静态不取电流、翻转瞬间浪涌电流很大，时钟同步的多门系统里浪涌远超平均电流，是噪声尖峰的头号制造者。

25.7.2 噪声的危害

小幅噪声（低于噪声容限）对稳态逻辑电平无影响。过量噪声的危害分两类：导致工作错误和造成永久损坏。

错误的一种隐蔽形式：对缓慢变化的信号，即使远小于容限的噪声也会让输入在阈值附近反复穿越，输出产生多个虚假跳变——若这信号接计数器，事件数就数错了。

绝对最大额定值（absolute maximum ratings）：TTL 电源上限通常 7 V、输入约 5.5 V；CMOS 输入范围一般 −0.5 V ～ $V_{DD}+0.5$ V、输入输出电流约 10 mA 量级。超限可能在不到 1 μs 内永久损坏器件——静电就是典型元凶。

25.7.3 面向 EMC 的设计手段

• 机壳与电缆屏蔽：电缆尽量短，长电缆加屏蔽；标准逻辑芯片间走线超过几厘米就应改用专用线驱动器/接收器。时钟线危害最大——方波的傅里叶展开含奇次谐波，低频时钟也携带极高频率成分。背板上可用地线把时钟线与信号线隔开以减小串扰。
• 光耦隔离（opto-isolation）：LED + 光电晶体管封装在一起，输入输出只靠光联系，隔离电压达数千伏，输入输出线路都可加。注意典型接法中光耦本身是个反相器。
• 二极管钳位：极 noisy 环境下在片内保护电路之外再加外部快速大电流钳位二极管——片内二极管功率太小，大尖峰会先烧掉它再毁掉整个芯片。
• 去耦电容与接地：每片数字 IC 旁放去耦电容，电源线跨接低电感电容；接地要尽量直接、低阻。
• 电源隔离：模拟数字混合系统分开供电；高噪声环境把 I/O 级电源与主电路电源分离，配合光耦控制信号。
• 施密特触发（Schmitt trigger）输入：带滞回的门对缓慢/含噪输入只产生一次状态翻转——输入必须高于上门限 $V_{TH}$ 才翻高、低于下门限 $V_{TL}$ 才翻低，小噪声无法反复触发。

$$V_T=V_{pos}\times \frac{R_2}{R_1+R_2}(\text{输出为正时}),V_T=V_{neg}\times \frac{R_2}{R_1+R_2}(\text{输出为负时})$$

白话：用运放加正反馈，反馈网络把比较门限随输出状态在两个值之间搬移，形成滞回。滤波（低通滤掉尖峰后信号边沿变缓，必须跟施密特触发器整形）+ 施密特触发是对付慢变含噪信号的标准组合拳。

Warning

不要迷信”数字系统不怕噪声”：低于容限的噪声确实无害，但（1）慢变信号上的小噪声会制造假跳变，（2）超过绝对最大额定值的尖峰几纳秒就能毁器件，（3）数字系统自身是强噪声源，会反过来干扰自己的模拟部分和邻居。抗噪设计两条线都要抓：进来挡、出去防。

Success

数字 EMC 五件套：屏蔽（机壳/电缆）、隔离（光耦）、去耦（电容）、钳位（二极管）、滞回（施密特触发）。外加一条：电源按模拟/数字、输入/输出分区供电。

例 25.1 的设计思路（工业控制系统抗噪）

一个控制交流加热器和电机的工业控制器，处于强噪声环境。参考方案：市电先经电源滤波器，再分两路隔离 PSU（一路供逻辑——可选 15 V 供电的 CMOS 以获得约 4.5 V 的噪声容限，另一路专供输入/输出的上拉电阻，防止外部噪声经电源串入逻辑）；远端开关输入经长电缆引入，用光耦隔离并加反并联二极管保护 LED（LED 反向击穿电压仅约 3 V）；输出侧用继电器或固态继电器驱动交流负载，固态继电器无触点抖动、寿命长，配合过零导通（zero-voltage switching）技术还能减小开关瞬态；最后整体装入接地金属机壳屏蔽电磁辐射。要点：输入、输出、电源三个噪声入口都要设防。

自测五题（点击展开）

1. 标准 TTL 的最坏情况噪声容限是多少？典型值又是多少？ 最坏情况：$V_{NIH}=V_{OH(min)}-V_{IH(min)}=2.4-2.0=0.4$ V，$V_{NIL}=V_{IL(max)}-V_{OL(max)}=0.8-0.4=0.4$ V。按典型电平（0.2 V / 3.6 V）计算约 1.0 V（低态）与 1.6 V（高态）。
2. 为什么 CMOS 的功耗随时钟频率升高而增大？ 静态时电源轨间无直流通路，功耗近乎为零。每次状态翻转要给内部和负载电容充放电，且翻转瞬间互补两管短暂同时导通。翻转越频繁，这些动态功耗占比越大，故功耗近似随频率线性增长，也随电源电压升高而增大。
3. 为什么 ECL 比 TTL 快？它付出了什么代价？ TTL 晶体管会饱和，关断前必须清除基区存储电荷（存储时间），拖慢开关。ECL 让晶体管始终工作在放大区、在截止与固定电流之间切换，彻底消除存储时间，延迟可到 1 ns 级。代价：每门功耗高（约 60 mW）、输出摆幅小导致噪声容限仅 0.2–0.25 V、发热限制集成度。
4. TTL 输出为什么不能直接驱动 5 V 常规 CMOS？有哪些解决办法？ CMOS 要求 $V_{IH(min)}=0.7V_{DD}=3.5$ V，而 TTL 的 $V_{OH(min)}$ 只有 2.4 V。办法：① 改用 TTL 兼容输入的 74HCT/74ACT；② 在 TTL 输出加上拉电阻到 +5 V（CMOS 高输入阻抗不构成负载）；③ CMOS 用高电压供电时用高压 OC 门或电平转换器。
5. CMOS 未用输入为什么必须绑高或绑低？TTL 和 CMOS 在处理方式上有什么差异？ 悬空输入会：易被静电损坏；电平漂在轨中间、跨越阈值使输出振荡；MOS 管半导通使静态电流大增。规则相同：与/与非门未用脚接高、或/或非门接低。差异：TTL 接高须经约 1 kΩ 电阻（不能直连电源轨）、接地经电阻时须 ≤470 Ω；CMOS 输入电流极小，可直接接 $V_{DD}$ 或 0 V。