第06章 PCB 布局：开关电源的铁律

这一篇在干嘛？

很多开关芯片的”稳定性投诉”，最后查出来都是 PCB 布局问题。这一章教你识别电路板上的”关键走线”（dI/dt 最大的那几段），并给出去耦、铺铜、散热设计的可落地规则。布局错了，后期几乎无法补救——所以必须一开始就做对。

为什么布局如此重要

• 大量客户对开关稳压 IC 的”抱怨”，最终都追溯到糟糕的 PCB 布局。板子最终的成色，就等于布局的成色。
• 不同 IC 的噪声敏感度差异很大：有的芯片天生敏感；同样是 384x 系列，不同厂家的”同款”芯片敏感度也可能天差地别。
• 架构上也有区别：电流模式控制器比电压模式控制器对布局敏感得多（因为电流检测路径直接暴露在噪声面前）。
• 几乎没有芯片厂商会标定产品的噪声敏感度——只能靠设计师自己把关。
• 坏的布局能把一颗本来稳定的 IC 变成神经质的抖动源，轻则输出异常，重则烧管（开关失效）。而且这些问题后期几乎无法”打补丁”修复。

好消息是：电气性能的各个方面指向同一个方向——有利于 IC 正常工作的好布局，往往同时也降低电磁辐射。唯一常见的例外是滥用”铺铜填充”（后面细说）。

关键走线：一切麻烦的源头

开关转换（crossover）指开关管从导通切换到关断（或反过来）的瞬间，通常持续不到 100 ns。大部分噪声与开关频率本身无关，而与这个切换瞬间有关：切换时间越短，麻烦越大。

在设计布局前，第一步是理解功率电流的流动路径，从而识别”关键走线”。注意这个识别过程强烈依赖拓扑结构——buck 和 buck-boost 的关键走线不一样！所以：电源工程师最好亲自画板，或者至少紧盯着画板的人。

核心规则：V = L·dI/dt

在一次开关切换中，某些走线段上的电流要突然停止、另一些要突然开始（100 ns 以内完成）。这些走线就是”关键走线”，其中会产生极高的 dI/dt。经验法则：PCB 走线电感约为 20 nH/英寸。

常见坑：看不见的电压尖峰

1 英寸走线、30 ns 内切换 1 A，就感应出 0.7 V 尖峰；3 A 电流加 2 英寸走线，尖峰可达 4 V！更麻烦的是这些尖峰几乎无法用示波器观察到：寄生元件会吸收一部分，探头自身的 10~20 pF 电容也会吸收尖峰，而且探头还会从空气中拾取各种开关噪声，让你根本看不清看到的是什么。

这些噪声尖峰一旦产生：

• 会出现在输入/输出端，造成性能问题；
• 会渗透进 IC 控制部分，导致行为异常、不可预测；
• 甚至可能让限流功能短暂失效——后果可能是灾难性的。

MOSFET 比 BJT 切换更快（1050 ns vs 100150 ns），dI/dt 更高，所以用 MOSFET 的电路尖峰反而更严重。

三种拓扑的关键走线识别

对照图 6-1，记住几条结构性结论：

1. 集成开关管芯片（switcher）更怕噪声：开关与控制封装在一起，开关节点（swinging node，即二极管、开关、电感的连接点）是芯片引脚，节点上的高频噪声会直接灌进控制电路，造成”控制器失控”。
2. 电感不在关键路径上：所有拓扑里电感都不必为噪声担心布局。但它的电磁场会干扰附近电路——尽量用屏蔽电感，或让它远离 IC、尤其远离反馈走线。
3. buck 和 buck-boost 的输入电容在关键路径上：必须加强输入去耦——除了大容量钽/铝电解电容，还要在开关的”安静端”（电源侧）就近放一颗 0.1~1 µF 小陶瓷电容，紧贴开关管。
4. boost 和 buck-boost 的输出电容在关键路径上：输出电容要和二极管一起紧贴 IC。
5. buck 的输出电容不关键（电流已被电感平滑）。但在 buck 输出电容上并联陶瓷电容时要小心：若输出电容部分等效 ESR 过低（典型低于 100 mΩ），尤其在电压模式控制下，可能引发严重的环路不稳定（原因见第 7 章）。
6. 二极管的位置在所有拓扑里都关键：它通向开关节点。若二极管不得已放远了，后期还能补救：在开关节点与地之间（贴近 IC 的续流二极管两端）加一个 RC 吸收电路——电阻 10100 Ω（优选低感型）+ 陶瓷电容 470 pF2.2 nF。电阻功耗为 $C\times V_{IN}^2\times f$，白话：吸收电容每周期充放电都在烧功率，电容不能无脑加大，否则效率明显下降。
7. 原型调试时千万别把电流探头套进关键路径——探头线环本身就是附加电感，会戏剧性放大尖峰。实际上往往只有电感电流波形能被可靠测量。

控制部分的去耦

控制电路也需要本地去耦：在 IC 电源脚附近放小陶瓷电容。buck 与 buck-boost 中，功率级去耦陶瓷电容可以”一石二鸟”兼任 IC 去耦（因为只有这两个拓扑需要输入功率去耦）。若需要更强去耦，可从输入电源轨串一个 10~22 Ω 小电阻，接到 IC 电源脚与地之间的独立陶瓷电容上——构成给 IC 供电的小 RC 滤波器。

走线电感的定量计算

导线（长 l、直径 d，单位 cm）的电感一阶近似：

$$\mathrm{L}=2l\times \left(\ln \frac{4l}{d}-0.75\right)\text{nH}$$

白话：电感与长度近似成正比，与直径只有对数关系——线加粗，电感降得非常慢。

PCB 走线（长 l、宽 w）的电感：

$$\mathrm{L}=2l\times \left(\ln \frac{2l}{w}+0.5+0.2235\frac{w}{l}\right)\text{nH}$$

白话：PCB 走线的电感几乎与铜箔厚度无关，只由长度和宽度决定。对数关系告诉我们：走线长度减半，电感减半；但宽度要增大近 10 倍才能让电感减半。所以缩短长度远比加宽走线有效——“宽”解决不了问题，“短”才行。

过孔（via）的电感：

$$\mathrm{L}=\frac{h}{5}\left(1+\ln \frac{4h}{d}\right)\text{nH}$$

h 为过孔高度（板厚，常见 1.4~1.6 mm），d 为孔径（mm）。白话：一个 0.4 mm 孔径、1.6 mm 板厚的过孔约有 1.2 nH 电感——听起来小，但已足够让某些 MOSFET 开关芯片出问题。所以 IC 输入去耦陶瓷电容必须紧贴引脚焊盘放置，且电容与焊盘之间不允许再隔过孔。

缩短不了怎么办：磁场抵消

电感代表存储的磁能，磁能存在于磁场中。若让磁场互相抵消，电感就消失。方法：让去流与回流走线平行且紧贴（同面并排，或双面板上下正对，且走线要足够宽以增强耦合）。若一面是完整地平面，回流电流会自动”镜像”在信号走线正下方，天然实现抵消。

常见坑：滥铺铜（copper filling）

对（正）buck 来说，开关节点到二极管的走线是”摆动”的——任何电压变化的导体，不管电流大小，尺寸够大就成了电场天线。开关节点周围的铜面积要缩小而不是铺大！唯一适合铺铜填充的节点是地（地平面）。输入电源轨等其它节点铺大铜面后，上面叠加的高频噪声会带来显著辐射；大平面还更容易通过感性/容性耦合拾取邻近走线的噪声。

铜箔厚度与载流宽度

• 美制”1-oz”板实际铜厚 1.4 mils（35 µm），“2-oz”为其两倍。
• 温升小于 30℃、电流小于 5 A 时的经验值：1-oz 板每安培至少 12 mils 线宽，2-oz 板每安培至少 7 mils。注意这只是按直流电阻算的，若要降低感性阻抗和交流电阻，线宽还要更大。

反激电源次级的大电流路径

大功率离线反激中，次级走线电感会反射到初级，增大等效漏感、拖累效率。多只输出电容并联分担 RMS 电流时，长走线似乎不可避免。解决办法（图 6-2）：从输出二极管开始分配两块铜平面（或大铜岛），一块是地平面，一块是输出电压轨——两块载有方向相反电流的大平面几乎完全抵消电感，形成理想的高频续流路径，还顺便让各输出电容实现了均流。

单面板上保证并联输出电容均流的常用画法（图 6-3）：改进画法中，从二极管到每只电容的总距离大致相等，避免”第一只电容独吃电流”（current hogging）而提前寿终。

地平面与反馈走线

多层板的常见做法是用一整层铺地（最好紧贴功率器件/走线那一层）。原理：随谐波频率升高，回流电流不再寻找直流电阻最小的直线路径，而是”镜像”在信号路径正下方以减小电感——即使信号绕来绕去也一样。大地平面让”自然规律”自己去寻找最低阻抗路径。地平面还有附带好处：帮助散热（把热量耦合到另一面）、与上方噪声走线容性耦合从而压低噪声/EMI。

但地平面也不完美：注入噪声太多（尤其是铜箔太薄时）会受影响；若地平面被切割得七零八落（挖热岛、穿走线），回流路径被迫绕行，地平面可能变成”缝隙天线”向外辐射。

反馈走线是唯一需要认真对待的信号走线。它拾取噪声（容性或感性）会导致输出电压轻微偏移，极端情况下甚至不稳定或器件损坏。规则：

• 反馈走线尽量短，远离噪声源（开关管、二极管、电感）；
• 绝不从电感下方穿过，也不从开关管或二极管下方（哪怕在板的另一面）穿过；
• 不与关键走线近距离长距离平行（哪怕相邻层；若中间隔有地平面，则层间已有足够屏蔽）；
• 短不是最高优先级：宁可故意走长一点，也要绕开噪声源；还可以在”安静”的地平面上开一小口让反馈走线穿过，让它被”宁静之海”包围。

热管理：铜箔面积要算，不能猜

铜面积越大越好是误区：铜箔较薄时，收益在约 1×1 英寸方形铜区就到顶了；到约 3 英寸见方（2-oz 板较好）还会继续改善一点；再大就必须上外部散热器。功率器件到环境的实际可达热阻约 30 ℃/W（即 IC 内每耗散 1 W，温升 30 ℃）。

所需铜面积的经验公式：

$$\mathrm{A}=985\times {\mathrm{Rth}}^{-1.43}\times {\mathrm{P}}^{-0.28}\text{sq.inches}$$

P 为功耗（W），Rth 为目标热阻（℃/W）。

典型例题 1：算出需要多大面积的铜

题：估计功耗 1.5 W，要求在最坏环境温度 55℃ 下，器件外壳不超过 100℃（PCB 材料的安全温度，勿超）。求所需铜面积。

解：

第一步，求目标热阻：

$$\mathrm{Rth}=\frac{\Delta T}{P}=\frac{100-55}{1.5}=30{}^{\circ }\text{C/W}$$

白话：允许温升 45℃，每瓦 30℃ 温升，正好卡在”典型可达值”上。

第二步，代入面积公式：

$$\mathrm{A}=985\times 30^{-1.43}\times 1.5^{-0.28}=6.79\text{sq.inches}$$

若做成正方形，边长为 $6.79^{0.5}\approx 2.6$ 英寸。形状可以做成矩形或异形，只要总面积不变。由于面积超过 1 平方英寸，应选用 2-oz 板——厚铜能减轻功率器件周围的”热颈缩”，让大铜面真正用于自然对流。

其他散热技巧

• 热不只从铜面散失：SMT 常用的 FR4 环氧玻璃板本身导热尚可。在板子另一面也铺铜有帮助，但仅约 10~20% 的改善——这面铜甚至不必与正面同电位（比如就是普通地平面）。
• 收益最大的是热过孔阵列：把热从元件面导到板背面，热阻可降约 50~70%。
• 热过孔要小（孔径 0.30.33 mm），让电镀基本填满孔——孔太大在回流焊时会”吸锡”（solder wicking），把周围元件的焊锡吸走，造成虚焊。过孔阵列的间距典型 11.2 mm，可紧贴功率器件旁、甚至在其散热焊盘下方布置。

通关标准：

1. 能对照图 6-1 说出三种拓扑各自的关键走线，并解释为什么 buck 输入电容、boost/buck-boost 输出电容必须就近去耦；
2. 会用 20 nH/英寸估算走线尖峰，明白”缩短走线”优先于”加宽走线”；
3. 知道铺铜只铺地平面，开关节点周围要缩小铜面积；
4. 会用 A = 985×Rth^-1.43×P^-0.28 算散热铜面积，并知道何时用 2-oz 板与热过孔。

自测：为什么说"噪声与开关频率关系不大"？

因为麻烦主要来自开关切换瞬间（<100 ns）产生的巨大 dI/dt。切换时间越短、走线寄生电感越大，V=L·dI/dt 尖峰越厉害。频率本身只决定尖峰出现的疏密。

自测：为什么示波器上往往"看不到"这些尖峰？

寄生元件会部分吸收尖峰；探头 10~20 pF 输入电容也会吸收；探头还会从空气拾取大量开关噪声，淹没真实信号。所以看不见不代表不存在。

自测：把走线加宽一倍能显著降低电感吗？

不能。电感与宽度是对数关系（宽度增大近 10 倍电感才减半），与厚度几乎无关；与长度近似线性。正确做法是缩短长度，或用往返电流平行紧贴实现磁场抵消。

自测：buck 输出电容上并联陶瓷电容有什么风险？

buck 输出电容本不在关键路径，并联陶瓷电容只是进一步压低高频纹波，非必需。若输出电容部分等效 ESR 过低（<100 mΩ），尤其在电压模式控制下，会引发严重的环路不稳定——这个零点问题正是下一章的主角之一。

自测：热过孔为什么直径要控制在 0.3~0.33 mm？

小孔能在电镀时被基本填满，导热好；孔太大回流焊时发生”吸锡”，焊锡被吸进孔内，导致附近元件焊点缺锡、虚焊。