FCLK0 改为 100 MHz 后，阶段 E 早期 BOOT 仍复用了阶段 D 的 200 MHz FSBL。后续已从新工程导出含 bit 的 XSA，提取匹配的 ps7_init，重编 fsbl_fclk100.elf 并重新封包。
交付核对要点：
- XSA 内 bit 与 timing-MET 候选 bit 的 SHA-256 一致。
ps7_init的 FPGA0 分频配置已由 200 MHz 档改为 100 MHz 档。- 新 FSBL 入口为 0x0，应用入口为 0x100000；包内保留各文件哈希。
- 推荐
BOOT_stageE_fsbl100.BIN，不要混用旧 Stage D FSBL。
这些是静态、格式和源码核查结论；完整上电、DDR/UART 与 handoff 仍需持板人员验证。ELF LOAD RWX 等已知项未被写成“安全加固完成”。
资料来源
阶段E_无板卡时序与启动验证/FSBL_100MHz重建与交付.md