🔋 第 13 章：The Power Distribution Network (PDN)（电源分配网络）

📘 Eric Bogatin《Signal and Power Integrity – Simplified》3rd Ed. · Chapter 13
🗨️ 核心观点：电源噪声 = 芯片吸电流 × PDN 阻抗 —— 把 PDN 阻抗压到目标值以下，电源就稳了。
这一章在干嘛？ 全书的"电源完整性"收官：PDN 是什么、目标阻抗怎么定、VRM/片上去耦/封装/板上去耦各管哪一段频率，以及去耦电容怎么选、怎么摆、算几个 —— 全是板上实战。
13.1 问题与根源 13.2 目标阻抗 13.3 PDN 五段式 13.4 VRM 与片上 13.5 去耦电容 13.6 ESL 与布局 13.7 选几个电容 13.8 小结

13.1 问题与根源：芯片"抽水"，PDN "供不上"

处理器从待机醒来瞬间，电流需求暴涨；PDN 上每一点阻抗都产生压降：ΔV = I × Z。实测芯片引脚电压塌陷达 125 mV。

motherboard PDN
图 13-1：典型主板上 PDN 的互联全貌 —— VRM、平面、过孔、去耦电容、封装、die 🗺️
125mV drop
图 13-2：处理器从空闲醒来时，die 上三个位置的 Vdd-Vss 实测 —— 峰值塌陷 125 mV 📉
VRM to chip
图 13-3：从 VRM 经 PDN 到芯片焊盘的电流链路 —— 每一段阻抗都在"分走"电压 💧
🔑 电源噪声 = 电流摆幅 × PDN 阻抗 → 控制阻抗，就控制了噪声

13.2 目标阻抗：PDN 的"验收标准"

目标阻抗 Ztarget = 允许纹波 ÷ 最大电流摆幅。例：纹波 50 mV、电流 10 A → Z_target = 5 mΩ。所有频段上 PDN 阻抗都要压到它以下。

below target
图 13-21：PDN 阻抗（下）全程低于目标阻抗 → 轨电压噪声（上）小于纹波规格 ✅
above target
图 13-22：阻抗峰值撞上电流谐波频率 → 轨上出现振铃 —— 这就是"电压毛刺"的来历 💥
current harmonic hits peak
图 13-5：正弦电流谐波（上）落在 PDN 阻抗峰（下）附近 → 噪声爆炸 🎯

13.3 PDN 五段式：谁管哪段频率

部件管辖频率职责
VRM 稳压器DC ~ kHz慢速"大水库"
体电容（bulk）kHz ~ 1 MHz中频供能
板上 MLCC1 ~ 100 MHz高频去耦主角
封装电容100 MHz ~ 1 GHz离 die 更近
片上电容（on-die）> 1 GHz最后的"贴身侍卫"
five parts
图 13-10：PDN 的五个部分按频率分工 —— 越靠芯片，频率越高 📊

13.4 VRM 与片上电容：两端的世界

VRM 不是理想电压源：它有输出电感、电容和 ESR，实测阻抗曲线呈"山峰+山谷"（低频约几 mΩ 到几十 mΩ）。

VRM impedance
图 13-12：典型 VRM 阻抗实测（10 Hz–40 MHz）—— 开关纹波和环路响应留下的峰谷 ⛰️

片上电容（on-die decap）在 GHz 段提供几十 mΩ 阻抗，但受封装引脚电感限制：封装电感越大，芯片"看出去"的高频阻抗越高。

on die capacitance
图 13-16：250 nF 片上电容（65 nm、1 cm die）提供的阻抗 —— GHz 段约几十 mΩ 🔋
package inductance
图 13-17：不同封装引线电感下，芯片看到的阻抗 —— 封装电感把"高频天花板"拉低 🚧

13.5 去耦电容：理想 vs 现实

理想电容阻抗 1/ωC 一路下滑；真实 MLCC 有 ESL 和 ESR → 阻抗先降后升，自谐振频率处最低。自谐振以上，电容"不管用"了。

ideal capacitors
图 13-22：理想电容的阻抗 —— 无限下滑的斜线（梦里才有）💭
0603 measured
图 13-23：0603 去耦电容装板后实测阻抗 —— 先降后升的"V 形"，谷底是自谐振频率 🏔️
X2Y vs conventional
图 13-26：常规 0603 vs X2Y 交指电容 —— 电容值相同（低频重合），但 X2Y 的 ESL 小得多，高频更给力 🚀

13.6 ESL 与布局：电容有多 "接近" 才是关键

电容的 ESL 分四段：体电容自身、焊盘、过孔、平面扩展。前几段靠器件选型和布局压，最后一段靠过孔阵列和平面紧贴压。

ESL four regions
图 13-27：电容 ESL 的四个组成部分 —— 器件、焊盘、过孔、扩展电感 📏
plane current flow
图 13-30：平面上从过孔源到过孔汇的电流流动 —— 电流扩散得越开，扩展电感越大 🌀
布局口诀：① 过孔紧贴焊盘（回路最小）；② 多个过孔并联（电感并联变小）；③ 平面间距尽量小（扩展电感小）；④ 电容放得离负载越近越好。

13.7 选几个电容：数量 or 数值？

经典问题是"要 0.1 μF 还是 1 μF？"——答案是：在高频段，数量比数值重要！因为自谐振以上电容是"电感人格"，并联 N 个就除以 N。

parallel caps
图 13-22：多个理想电容并联 —— 同值并联，阻抗曲线整体下移 📉
反直觉结论：去耦电容的高频表现几乎与电容值无关（被 ESL 主导）。想压 100 MHz 的阻抗：加数量、减回路电感，比换大电容管用。当然，低频段（<1 MHz）还是要靠大电容的电荷量。

书里还有"频率域目标阻抗法（FDTIM）"：从目标阻抗反推每段频率需要多少电容 —— 工程上最系统的做法。

13.8 The Bottom Line（本章重点）✅

🧠 小测验
1. 纹波 50 mV、电流摆幅 10 A，目标阻抗多少？
Z_target = 50 mV / 10 A = 5 mΩ。PDN 所有频段都要低于它。
2. 为什么 100 MHz 时 0.1 μF 和 1 μF 电容几乎没区别？
100 MHz 远高于两者自谐振频率，此时电容表现由 ESL（寄生电感）主导，与电容值无关。
3. 高频去耦最有效的三板斧？
① 加数量（并联除电感）② 缩小回路（过孔紧贴焊盘）③ 离负载近（缩短平面扩展距离）。
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