第17章场效应晶体管

Note

场效应晶体管（Field-Effect Transistor, FET）是”用电压控制电流”的器件，输入电阻极高、功耗低、体积小，因此既是模拟放大器的好帮手，也是数字集成电路（包括几乎所有 CPU 和存储器）的基石。本章从整体行为出发，逐步深入 MOSFET 与 JFET 的结构、特性曲线、小信号模型和放大器设计，最后展示 FET 在恒流源、压控电阻和开关中的多种妙用。

17.1 概述：为什么先讲 FET

在原书的”自顶向下”学习路线中，我们先看 FET 的整体行为（它像一个什么器件），再深入物理结构。FET 分两大类：

绝缘栅 FET（insulated-gate FET）：又称金属氧化物半导体场效应管（MOSFET），栅极与沟道之间隔着一层绝缘氧化物；
结栅 FET（junction-gate FET，JFET）：栅极是一个反偏的 pn 结。

两者控制机理不同，但外特性非常相似——掌握了其中一种，另一种只是”换个偏置”而已。

17.2 FET 总览与记号约定

17.2.1 FET 是一个”控制器件”

回忆第 13 章的放大思想：一个控制器件改变流过电阻 $R$ 的电流，从而改变输出电压 $V_{o} = V - I R$ 。FET 就是这个控制器件：栅极（gate, g）上的电压控制从漏极（drain, d）流向源极（source, s）的电流。

图 17.1：FET 作为控制器件及简单 FET 放大器

17.2.2 记号约定

FET 电路有一套统一的记号，必须先弄清：

电压 $V_{X Y}$ ：X 端相对 Y 端的电压，如 $V_{GS}$ 是栅极相对源极的电压；
电流 $I_{D}$ ：流入漏极的电流；
大小写区分：大写表示直流量（如 $V_{GS}$ 、 $I_{D}$ ），小写表示交流小信号（如 $v_{g s}$ 、 $i_{d}$ ）；
电源：接漏极一方的电源记 $V_{D D}$ ，接源极一方的记 $V_{S S}$ （通常作为 0 V 参考/地）。与某端相连的电阻也用对应下标，如栅极电阻 $R_{G}$ 。

图 17.2：FET 电路中电压与电流的标注

17.3 MOSFET：结构与工作原理

17.3.1 结构

以 n 沟道（n-channel）MOSFET 为例：在一块 p 型衬底（substrate）上做出两个 n 型区域（漏和源），中间由一条细 n 型沟道（channel）相连。沟道上方覆盖绝缘氧化层，再压上金属栅极。衬底常在内部与源极相连，形成三端器件。

图 17.3：MOSFET 的结构（n 沟道与 p 沟道）

17.3.2 工作原理：沟道的”增强”与”耗尽”

金属栅、绝缘层与半导体沟道构成了一个电容器。在 n 沟道器件上：

栅极加正电压 → 吸引电子到沟道区 → 载流子增多、沟道变厚，称为增强（enhancement）；
栅极加负电压 → 排斥电子 → 沟道变薄，称为耗尽（depletion）。

栅压直接控制沟道的有效厚度，也就是漏-源之间的电阻。

图 17.4：栅极电压对 MOSFET 沟道的影响

Warning

衬底与各 n 区之间是 pn 结，但正常工作时它始终反偏，没有电流流过，所以分析时可以忽略衬底。但这有个前提：别让衬底结被正偏！这是初学者设计电路时容易忽略的约束。

17.3.3 MOSFET 的种类

耗尽-增强 MOSFET（DE MOSFET）：制造时就有沟道，栅压可正可负，既能增强也能耗尽；
增强 MOSFET（enhancement MOSFET）：制造时没有沟道，必须加足够的栅压才能在 p 型材料中”感应”出一条 n 型反型层（inversion layer），只能增强工作。

电路符号上的区别：符号中间的竖线代表沟道——DE MOSFET 画实线（无栅压时沟道也存在），增强型画虚线（有栅压才形成）。衬底（符号中记作 b，即 bulk）上的箭头代表衬底-沟道 pn 结的方向：指向 n 沟道、背离 p 沟道。

17.4 JFET：结栅场效应晶体管

JFET 的沟道同样导电，但控制方式不同：栅极是一个 p 型区域，与 n 沟道形成 pn 结。正常工作时结必须反偏（n 沟道器件栅极加负压），而反偏结周围会形成耗尽层（depletion layer）——一个几乎没有载流子的”绝缘区”。反偏越深，耗尽层越厚，沟道被”挤”得越窄，电阻越大。这就是 JFET 的控制原理。

图 17.6：JFET 的结构（n 沟道与 p 沟道）

图 17.7：负栅偏下 n 沟道 JFET 的耗尽层

Warning

JFET 的栅结绝不允许正偏（否则结上会有电流流过，破坏”栅极不取电流”的特性）。这一点与 MOSFET 不同：MOSFET 的栅压可正可负都没有栅流，JFET 只能用一种极性。这是选器件时最容易踩的坑。

17.5 FET 的特性

17.5.1 输入特性

无论 MOSFET 还是 JFET，输入（栅极）电阻都极高：前者有氧化物绝缘层，后者的栅结反偏，栅极电流几乎为零。这是 FET 最讨人喜欢的特性之一。

17.5.2 输出特性：欧姆区与饱和区

考察 n 沟道 FET， $V_{D S} > 0$ 时有漏极电流 $I_{D}$ 流过沟道。注意一个细节：电流沿沟道流动会产生压降，所以沟道各点相对栅极的电压不同——靠近漏端压差大，靠近源端压差小。于是沟道呈”楔形”：漏端窄、源端宽。

输出特性（也叫漏极特性）分为两个区域：

欧姆区（ohmic region）： $V_{D S}$ 很小时，沟道像一只电阻， $I_{D}$ 与 $V_{D S}$ 近似成正比，等效电阻由 $V_{GS}$ 控制——这就是 FET 可当压控电阻用的原因；
饱和区（saturation region）：当 $V_{D S}$ 增大到漏端沟道几乎被夹断（pinched off，对应的电压叫夹断电压 pinch-off voltage）后，电流不再随 $V_{D S}$ 增加而明显增大，基本恒定，由 $V_{GS}$ 决定。放大器就用这个区。

图 17.10：FET 的输出特性（单一栅压与一族曲线）

不同器件的电压范围不同：

DE MOSFET：栅压可为正、零、负。 $V_{GS} = 0$ 时的漏极电流记 $I_{D S S}$ （漏-源饱和电流）；沟道截止时的栅压叫阈值电压 $V_{T}$ （或栅截止电压 $V_{GS (O F F)}$ ），为负值（图中器件为 −5 V）；
增强 MOSFET：栅压必须为正才能导通， $V_{T}$ 为正（图中器件为 +2 V）。因为它在 $V_{GS} = 0$ 时截止，所以 $I_{D S S}$ 对它没有定义；
JFET：栅压为负， $V_{GS} = 0$ 时的电流为 $I_{D S S}$ ，截止电压叫夹断电压 $V_{P}$ （图中器件为 −7 V）。

欧姆区与饱和区的分界线由夹断轨迹给出：

V_{D S} (at pinch-off) = V_{GS} - V_{T}

白话：当漏源电压恰好比”有效栅压”（ $V_{GS} - V_{T}$ ）大时，器件进入饱和区。

图 17.11：典型 MOSFET 输出特性

图 17.12：典型 JFET 输出特性

17.5.3 转移特性与平方律公式

转移特性（transfer characteristic）描述输入（栅压 $V_{GS}$ ）与输出（漏流 $I_{D}$ ）的关系。在饱和区内，各种 FET 的转移特性都近似抛物线（平方律，square law）。

JFET 与 DE MOSFET 用 $V_{P}$ （或 $V_{T}$ ）和 $I_{D S S}$ 描述：

I_{D} = I_{D S S} (1 - \frac{V _{GS}}{V _{P}})^{2}

白话：栅压每向截止方向推进一点，电流按”剩余比例的平方”缩小； $V_{GS} = 0$ 时正好是 $I_{D S S}$ ， $V_{GS} = V_{P}$ 时电流为零。

MOSFET（含增强型）的通用形式为：

I_{D} = K (V_{GS} - V_{T})^{2}

其中 $K$ 是由器件物理参数决定的常数。增强型 MOSFET 常用 $V_{T}$ 和某指定栅压下的电流 $I_{D (O N)}$ 来标定。

17.5.4 跨导

转移特性是弯曲的，但如果只在工作点（operating point）附近做小幅变化，可以近似线性。描述这种小信号关系的量是跨导（transconductance，符号 $g_{m}$ ，单位西门子 siemens）——它等于转移特性曲线在工作点处的斜率：

g_{m} = \frac{Δ I _{D}}{Δ V _{GS}}

Warning

最经典的错误：把跨导当成 $I_{D} / V_{GS}$ ！ $g_{m}$ 是曲线的斜率（微分），不是两个总量的比值（除法）。曲线各处斜率不同，所以 $g_{m}$ 随工作点变化。

对 JFET，把平方律公式求导可得：

g_{m} = - \frac{2 I _{D S S}}{V _{P}} (1 - \frac{V _{GS}}{V _{P}}) = - 2 \frac{I _{D S S}}{V _{P}} \times I_{D}

结论： $g_{m}$ 与漏极电流的平方根成正比。想让放大器增益大一点，就把静态电流设大一点。MOSFET 也有类似结论。

17.5.5 小信号等效电路

FET 的小信号等效电路非常简洁：

输入端：电阻近似无穷大，不画输入电阻；
输出端：一个受控电流源 $g_{m} v_{g s}$ （电流向下流入），并联一个小信号漏极电阻 $r_{d}$ （也叫输出斜率电阻，output slope resistance），它由输出特性曲线在饱和区的斜率决定。

图 17.15：FET 的小信号等效电路

Success

记住模型三要素：输入开路、 $g_{m} v_{g s}$ 电流源、 $r_{d}$ 并联。这个模型对所有类型 FET 通用——器件种类的差别只体现在偏置上，不体现在小信号行为上。这是本章最重要的”一通百通”。

17.5.6 高频下的 FET：米勒效应

栅极与沟道之间是电容器结构，栅-漏之间存在电容 $C_{g d}$ ，栅-源之间有 $C_{g s}$ ，漏-衬底之间还有结电容。低频时都可忽略；高频时必须考虑。

麻烦在 $C_{g d}$ ：放大器把漏极电压反相放大后”回馈”到栅-漏电容两端，等效到输入端的电容被放大为 $(A + 1) C_{g d}$ （ $A$ 为漏-栅间电压增益）。这就是米勒效应（Miller effect）。虽然 $C_{g d}$ 与 $C_{g s}$ 量级相同（各约 1 pF），但高频性能主要被 $C_{g d}$ 拖累。

图 17.16：FET 高频小信号等效电路

高频后果：输入阻抗从低频的数百兆欧降到 100 MHz 量级的几十千欧， $g_{m}$ 也下降。这与第 8 章低通 RC 网络的结论一致：总输入电容 $C_{T}$ 与源电阻共同决定了高频截止频率。

17.6 FET 放大器

17.6.1 偏置：给每种 FET 配对的工作点

图 17.17：几种简单的 FET 放大器

DE MOSFET：工作点通常设在 $V_{GS} = 0$ ，只需一个栅极接地电阻 $R_{G}$ ，输入信号经耦合电容（coupling capacitor，也叫隔直电容 blocking capacitor）送入；
增强 MOSFET：栅极需正偏，用两个电阻分压从 $V_{D D}$ 取偏置；
JFET：栅极需负偏。若没有负电源，常用自偏置（automatic bias）：栅极接地，源极经电阻 $R_{S}$ 接 $V_{S S}$ ，源电流在 $R_{S}$ 上的压降使源极高于地，等效于栅极相对源极为负。缺点是 $R_{S}$ 同时会降低小信号增益；
通用电路：用独立的栅电源 $V_{GG}$ ，可适配任意 n 沟道 FET，便于统一讨论。

这几种电路输入输出共用源极，都叫共源放大器（common-source amplifier）。无信号时电路处于静态（quiescent state），对应的漏流与输出电压分别叫静态漏流与静态输出电压。栅压升高 → 电流增大 → $R_{D}$ 上压降增大 → 输出变低，所以共源放大器是反相放大器。

17.6.2 放大器的等效电路与增益

画小信号等效电路的关键一步：电源轨对交流信号而言等效相连（电源上没有波动电压）。于是 $r_{d}$ 与 $R_{D}$ 并联， $R_{G}$ 接到公共地。忽略耦合电容的影响后：

\frac{v _{o}}{v _{i}} = - g_{m} (r_{d} // R_{D}) = - g_{m} \frac{r _{d} R _{D}}{r _{d} + R _{D}}

白话：增益 = 跨导 ×（ $r_{d}$ 与 $R_{D}$ 的并联）。负号表示输出反相。

输入电阻就是 $R_{G}$ （FET 本身输入电阻极高，想设多高都行）；输出电阻是 $r_{d} // R_{D}$ 。实际中 $r_{d}$ （典型 50–100 kΩ）通常远大于 $R_{D}$ ，可以忽略，于是得到三个极简公式：

r_{i} \approx R_{G}, r_{o} \approx R_{D}, \frac{v _{o}}{v _{i}} \approx - g_{m} R_{D}

算例（对应原书例 17.1）： $g_{m} = 2$ mS， $r_{d} = 100$ kΩ， $R_{D} = 2$ kΩ， $R_{G} = 1$ MΩ，耦合电容 1 μF：

增益 $= - 2 \times 1 0^{- 3} \times (100 k // 2 k) \approx - 3.9$ （反相放大器）；
$r_{i} = 1$ MΩ； $r_{o} \approx 2.0$ kΩ；
由耦合电容决定的低频截止频率 $f_{c} = \frac{1}{2 π C R _{G}} \approx 0.16$ Hz。

17.6.3 用负载线设计静态工作点

静态电流 $I_{D (q u i esce n t)}$ 决定静态输出电压 $V_{o (q u i esce n t)} = V_{D D} - I_{D (q u i esce n t)} R_{D}$ 。但 FET 在饱和区的特性是曲线，无法用欧姆定律直接算。解决办法是负载线（load line）：

FET 端：给定 $V_{GS}$ ，从输出特性曲线读出 $I_{D}$ 与 $V_{D S}$ 的关系；
$R_{D}$ 端： $V_{D S} = V_{D D} - I_{D} R_{D}$ ，是一条斜率为 $- 1/ R_{D}$ 的直线，两端点为 $(I_{D} = 0, V_{D S} = V_{D D})$ 与 $(I_{D} = V_{D D} / R_{D}, V_{D S} = 0)$ 。

两条线画在同一张图上，交点就是同时满足两者的工作点。输入信号使电路沿负载线在工作点两侧摆动；信号太大就会闯进欧姆区或顶到电源轨，产生失真。

图 17.20：简单 FET 放大器的负载线

设计流程：先选工作点（为获得最大不失真摆幅，通常放在饱和区中点附近），过工作点与 $V_{D D}$ 点画负载线，其斜率给出 $R_{D}$ 的阻值，工作点对应的 $V_{GS}$ 给出栅偏置电路。

17.6.4 禁区：器件不许去的地方

输出特性上有四个”禁区”（forbidden regions）：

欧姆区：漏流被漏压支配，不适合做线性放大；
最大电流区：超过最大允许漏流会损坏器件（JFET 还受栅结不许正偏的限制）；
击穿区：超过击穿电压会永久损坏；
功耗超限区：功耗 $P = I_{D} \times V_{D S}$ ，受结温限制，边界是一条双曲线。

Success

选工作点口诀：“安全区内、饱和区中、摆幅最大居中取”——先排除四个禁区，再在饱和区内把工作点放在电源电压与饱和区下沿的中点，正负摆幅的余量最大。

17.6.5 器件参数的分散性

同型号 FET 的特性差别很大（例如 JFET 的 $I_{D S S}$ 和 $V_{P}$ 可能相差数倍）。设计者看不到具体那颗管子的曲线，只能按最坏情况选择偏置，导致静态漏流严重不确定。

解决方案：负反馈。自偏置电路（源极电阻 $R_{S}$ ）正是如此——电流增大 → $R_{S}$ 压降增大 → $V_{GS}$ 变负 → 电流被拉回来。用自偏置后，不同器件的工作点收敛在一个小范围内，静态电流稳定得多。

图 17.23：JFET 转移特性的典型分散范围

设计算例（原书例 17.3）：2N5486 JFET， $V_{P} = - 6$ V， $I_{D S S} = 8$ mA，电源 15 V， $R_{D} = 2.5$ kΩ，要求静态输出 10 V：

$R_{D}$ 上需要压降 $V_{R} = 15 - 10 = 5$ V，故 $I_{D (q u i esce n t)} = 5/2.5 k = 2$ mA；
由平方律公式反解 $V_{GS} = V_{P} (1 - I_{D} / I_{D S S}) = - 6 (1 - 2/8) = - 3$ V；
栅接地，需要 $R_{S}$ 上产生 +3 V： $R_{S} = 3 V /2 mA = 1.5$ kΩ；
$R_{G}$ 不关键（470 kΩ 即可），只为把栅偏到 0 V 并提供高输入电阻。

Success

自偏置设计三步曲：“先算电流、再解栅压、后定 $R_{S}$ “——由目标输出电压算静态电流，由平方律公式解出所需 $V_{GS}$ ，再把栅压差落到 $R_{S}$ 上。

17.6.6 负反馈放大器：增益由电阻决定

在增强 MOSFET 电路中保留源极电阻 $R_{S}$ （不加旁路电容），小信号增益变为：

\frac{v _{o}}{v _{i}} \approx - \frac{R _{D}}{R _{S}}

推导思路： $v_{s}$ 通过负反馈”跟随” $v_{g}$ （当 $R_{S} g_{m} ≫ 1$ ），漏流 $i_{d} \approx v_{s} / R_{S}$ ，输出 $v_{o} = - i_{d} R_{D}$ 。

这个结果的意义重大：增益由两只电阻的比值决定，而电阻远比晶体管参数稳定。负反馈牺牲了增益，换来了稳定。更精确的表达式为：

\frac{v _{o}}{v _{i}} \approx - \frac{g _{m} R _{D}}{1 + g _{m} R _{S} + \frac{R _{D} + R _{S}}{r _{d}}} r_{d} 大、 g_{m} R_{S} ≫ 1 - \frac{R _{D}}{R _{S}}

17.6.7 旁路电容：偏置要反馈，增益不要反馈

既要自偏置的稳定，又不想要增益损失？在 $R_{S}$ 两端并联一个旁路电容（decoupling / bypass capacitor） $C_{S}$ ：对直流它不起作用（偏置稳定保留），对交流它相当于短路（把源极”钉”到地，反馈消失），于是小信号增益回到 $- g_{m} R_{D}$ ，增益大幅提高。

旁路电容取值由低频截止频率决定：

f_{o} \approx \frac{1}{2 π R C _{S}}, R \approx \frac{1}{g _{m}}

注意： $C_{S}$ 看到的等效电阻不是 $R_{S}$ ，而是约 $1/ g_{m}$ （从 FET 源极”看进去”的电阻，通常只有几十到几百欧）。所以要好的低频响应， $C_{S}$ 必须取很大。电路中每个电容都贡献一个低频截止，实际设计通常让其中一个起主导作用，其余取值大到可忽略。

Warning

别忘了耦合电容 $C$ 本身也带来一个低频截止 $f_{c} = 1/ (2 π r_{i} C)$ ，与 $C_{S}$ 的截止叠加。放大器的总低频截止是所有电容贡献中最高的那个，而不是随便算一个就行。

17.6.8 源极跟随器

把输出从源极取出、漏极直接接电源，就得到共漏放大器，俗称源极跟随器（source follower）：

增益： $v_{s} = \frac{R _{S} g _{m}}{1 + R _{S} g _{m}} v_{g} \approx 1$ ，输出跟随输入，不反相；
输入电阻：仍由 $R_{G}$ （或分压电阻并联）决定，很高；
输出电阻： $r_{o} \approx 1/ g_{m}$ ，几十到几百欧。

r_{i} \approx R_{G} (或 R_{1} // R_{2}), r_{o} \approx \frac{1}{g _{m}}, \frac{v _{o}}{v _{i}} \approx 1

源极跟随器不做电压放大，而是当单位增益缓冲器（unity gain buffer）用：高输入阻抗接信号源，低输出阻抗带负载。它的输出电阻比双极晶体管的射极跟随器略高，但输入电阻高得多。

17.6.9 差分放大器：长尾对

两只匹配的 FET 共用一个源极电阻 $R_{S}$ ，构成长尾对（long-tailed pair）——运放输入级的经典结构。

分析技巧：假设 $R_{S}$ 上只有恒定电流（即把 $R_{S}$ 当恒流源），可推出两输出大小相等、方向相反：

v_{3} = - v_{4} = (v_{1} - v_{2}) \frac{- g _{m}}{2 ( \frac{1}{r _{d}} + \frac{1}{R _{D}} )}

差分电压增益（当 $r_{d} ≫ R_{D}$ 时）：

\frac{v _{o}}{v _{i}} = \frac{v _{3} - v _{4}}{v _{1} - v _{2}} \approx - g_{m} R_{D}

与单管共源放大器完全一样！更重要的是：输出只取决于两输入之差，对共模（common-mode）信号完全不响应。实际中 $R_{S}$ 上的电流会有波动，共模抑制比（CMRR, common-mode rejection ratio）近似为：

CMRR \approx g_{m} R_{S}

$R_{S}$ 越大 CMRR 越高，但太大又会破坏直流偏置——所以高要求场合用恒流源代替 $R_{S}$ ，CMRR 可超过 100 dB。集成电路中两只管子在同一芯片上匹配好、温度一致，比分立元件效果好得多。

17.7 FET 的其他应用

17.7.1 恒流源

饱和区内 $I_{D}$ 只由 $V_{GS}$ 决定、几乎与 $V_{D S}$ 无关——这正是恒流源的特性。常见做法：

栅源短接（JFET 或 DE MOSFET）： $V_{GS} = 0$ ，输出 $I_{D S S}$ （商用”恒流二极管”就是这么做的）；
自偏置：调整 $R_{S}$ 设定所需电流；
电流镜（current mirror）：两只匹配 MOSFET 栅源互连，参考电流流过 T1，T2 便”复制”出相同电流；再并联更多管子可给多处供电。集成电路中器件匹配好，电流镜用得极多。

17.7.2 压控电阻（VCR）

欧姆区的 FET 是一只栅压控制的电阻，阻值范围从几十欧到数吉欧。典型应用是压控衰减器：FET 与固定电阻组成分压器放进放大器的反馈回路，用输出信号幅度控制 FET 阻值——输出越大，反馈越深，增益被自动压低，从而稳定输出幅度（自动增益控制，如收音机的音量稳定）。注意：为避免失真，输入信号须限制在几十毫伏以内。

17.7.3 模拟开关

FET 的导通电阻（on resistance）可低到几十欧以下，截止电阻（off resistance）高到可视为开路——近乎理想开关。串联接法（信号直通）与并联接法（分流到地）都可以；并联接法要求串接电阻 $R$ 满足 $R_{O N} ≪ R ≪ R_{O F F}$ 。JFET 串联开关要用一个二极管+电阻的小电路自动保证栅结不被正偏。

17.7.4 逻辑开关与 CMOS

用增强 MOSFET 加漏极电阻即可做逻辑反相器：输入高电平 → 管子导通 → 输出被拉低；输入低 → 管子截止 → 输出被拉高。集成电路中电阻占面积，故用第二只 MOSFET 做有源负载（active load）代替 $R_{D}$ （NMOS 电路）。

但 NMOS/PMOS 反相器有个矛盾：输出高时要求 $R_{D}$ 小（降低输出电阻），输出低时又要求 $R_{D}$ 大（省电）。CMOS（complementary MOS，互补 MOS）一举解决：一只 p 沟道管（T1）拉高输出，一只 n 沟道管（T2）拉低输出。任何状态下总是一管导通、一管截止，静态功耗几乎为零，输出电阻都很低——功耗只在翻转瞬间（两管同时微导通）产生。CMOS 是当今数字电路的主流。

Success

CMOS 省电的根源：“一开一关、静态无流、动态才耗”。记住这句，就明白为什么全世界芯片都用它。

17.8 应用实例

运放的 FET 输入缓冲：在双极运放前加一对 FET 长尾对，可获得极高的输入电阻，CMRR 可超 120 dB；
带复位的积分器：在积分电容上并联一只 FET 作复位开关，栅信号控制电容充放电；配合电平检测产生复位脉冲即可生成锯齿波；
采样保持门（sample and hold）：电容 + 开关。开关闭合时电容充电到输入值，断开时保持。实用电路前后加运放缓冲（前缓冲提供低输出电阻快速充电，后缓冲用 FET 输入运放避免泄放电容），开关用 FET 实现。

自测

自测五题（点击展开答案）

n 沟道增强 MOSFET 与 n 沟道 JFET 的栅偏压极性各是什么要求？为什么？ 增强 MOSFET 栅压须为正（超过阈值 $V_{T} > 0$ ）才能感应出反型层沟道， $V_{GS} = 0$ 时截止。JFET 栅压须为负（但不能负于夹断电压 $V_{P}$ ），因为栅结必须反偏；正偏会使栅结导通流过电流。

跨导 $g_{m}$ 的定义是什么？它等于 $I_{D} / V_{GS}$ 吗？ $g_{m} = Δ I_{D} /Δ V_{GS}$ ，即转移特性曲线在工作点处的斜率，单位西门子。不等于 $I_{D} / V_{GS}$ ——那是曲线上的点与原点连线的斜率，不是切线斜率； $g_{m}$ 随工作点变化，与静态电流的平方根成正比。

为什么源极跟随器的输出电阻约为 $1/ g_{m}$ ？它适合什么用途？ 令输入 $v_{g} = 0$ 时， $i_{d} = - g_{m} v_{s}$ ，源电流 $i_{s} = - i_{d} = g_{m} v_{s}$ ，故 $r_{o} = v_{s} / i_{s} = 1/ g_{m}$ 。它适合做单位增益缓冲器：高输入电阻接收信号、低输出电阻驱动负载。

自偏置电路中 $R_{S}$ 为什么能稳定静态电流？加了旁路电容 $C_{S}$ 之后呢？ 电流增大 → $R_{S}$ 压降增大 → $V_{GS}$ 变负 → 电流回落，这是直流负反馈。 $C_{S}$ 对直流开路，所以偏置稳定作用保留；对交流短路，小信号负反馈消失，增益从 $- R_{D} / R_{S}$ 恢复到约 $- g_{m} R_{D}$ 。

CMOS 反相器为什么静态功耗几乎为零，而 NMOS 反相器不行？ CMOS 中 p、n 两管互补：任一输入状态下总有一管完全截止，电源到地没有直流通路（只有负载的微小电流）。NMOS 反相器输出低时导通管要靠 $R_{D}$ （或有源负载）承受全部电源压降，持续流过大电流，功耗高；且 $R_{D}$ 的大小在低输出电阻与低功耗之间不可兼得。

description	讲解MOSFET与JFET的结构、特性曲线、小信号模型及FET放大器设计与开关应用。
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嵌入式开发之路

探索

第17章场效应晶体管

17.1 概述：为什么先讲 FET

17.2 FET 总览与记号约定

17.2.1 FET 是一个”控制器件”

17.2.2 记号约定

17.3 MOSFET：结构与工作原理

17.3.1 结构

17.3.2 工作原理：沟道的”增强”与”耗尽”

17.3.3 MOSFET 的种类

17.4 JFET：结栅场效应晶体管

17.5 FET 的特性

17.5.1 输入特性

17.5.2 输出特性：欧姆区与饱和区

17.5.3 转移特性与平方律公式

17.5.4 跨导

17.5.5 小信号等效电路

17.5.6 高频下的 FET：米勒效应

17.6 FET 放大器

17.6.1 偏置：给每种 FET 配对的工作点

17.6.2 放大器的等效电路与增益

17.6.3 用负载线设计静态工作点

17.6.4 禁区：器件不许去的地方

17.6.5 器件参数的分散性

17.6.6 负反馈放大器：增益由电阻决定

17.6.7 旁路电容：偏置要反馈，增益不要反馈

17.6.8 源极跟随器

17.6.9 差分放大器：长尾对

17.7 FET 的其他应用

17.7.1 恒流源

17.7.2 压控电阻（VCR）

17.7.3 模拟开关

17.7.4 逻辑开关与 CMOS

17.8 应用实例

自测

关系图谱

目录

嵌入式开发之路

探索

第17章 场效应晶体管

17.1 概述：为什么先讲 FET

17.2 FET 总览与记号约定

17.2.1 FET 是一个”控制器件”

17.2.2 记号约定

17.3 MOSFET：结构与工作原理

17.3.1 结构

17.3.2 工作原理：沟道的”增强”与”耗尽”

17.3.3 MOSFET 的种类

17.4 JFET：结栅场效应晶体管

17.5 FET 的特性

17.5.1 输入特性

17.5.2 输出特性：欧姆区与饱和区

17.5.3 转移特性与平方律公式

17.5.4 跨导

17.5.5 小信号等效电路

17.5.6 高频下的 FET：米勒效应

17.6 FET 放大器

17.6.1 偏置：给每种 FET 配对的工作点

17.6.2 放大器的等效电路与增益

17.6.3 用负载线设计静态工作点

17.6.4 禁区：器件不许去的地方

17.6.5 器件参数的分散性

17.6.6 负反馈放大器：增益由电阻决定

17.6.7 旁路电容：偏置要反馈，增益不要反馈

17.6.8 源极跟随器

17.6.9 差分放大器：长尾对

17.7 FET 的其他应用

17.7.1 恒流源

17.7.2 压控电阻（VCR）

17.7.3 模拟开关

17.7.4 逻辑开关与 CMOS

17.8 应用实例

自测

关系图谱

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