第13章 输入电容与滤波器稳定性：负阻抗的陷阱

这一篇在干嘛？

输入端有几个”无意之举”能把 EMI 滤波器整个毁掉：DM 电感默默饱和了却没人知道；全陶瓷输入电容的转换器遇上滤波器输出阻抗，会因负输入阻抗而振荡。本章给出两个定量工具：饱和校验公式 B = LI/(NAe)，以及 Middlebrook 式稳定性判据 Z_SOURCE < |Z_INPUT|。

一、DM 电感到底饱和没有？

调 EMI 的日常动作之一：从架子上拿个磁芯绕几圈。想加大电感就多绕几圈——结果安匝数上去了，磁芯悄悄饱和，电感反而越来越没用。怎么在事前发现？最简单的校验公式：

$$\mathrm{B}=\frac{\mathrm{LI}}{\mathrm{N}\times {\mathrm{A}}_{\mathrm{e}}}\text{teslas}$$

白话：磁通密度 = 电感量 × 峰值电流 ÷（匝数 × 磁芯有效截面积）。${\mathrm{A}}_{\mathrm{e}}$ 就是磁芯的几何横截面积（E 型磁芯取中柱面积，或两侧柱面积之和，两者通常相等）。代入峰值电流算出峰值 B，再和材料的饱和磁通密度 ${\mathrm{B}}_{\mathrm{SAT}}$ 比一比：

• 铁粉芯（powdered iron）：${\mathrm{B}}_{\mathrm{SAT}}\approx$ 10000 高斯 = 1 T，且分布气隙让它饱和得”温柔”；
• 铁氧体（ferrite）：${\mathrm{B}}_{\mathrm{SAT}}\approx$ 3000 高斯 = 0.3 T，饱和更陡（气隙能软化，粉芯的气隙是分布式的）。

真正的难点不在公式，而在峰值电流被普遍低估——这正是无数 DM 电感饱和失效却查不出原因的根源。注意分两种情况：DM 电感怕饱和（磁芯问题）；CM 电感里线电流两线方向相反自动抵消，基本不会饱和，电流被低估的后果是铜损发热。还有个”免费午餐”：如果 DM 电感就是 CM 电感的漏感（见第 10 章），那它实质是空心线圈，永远不用担心饱和。

二、输入电流到底多大：haversine 波形定量

图 13-1：输入电流波形分析（无 PFC 的离线输入级）

没有 PFC（功率因数校正）的离线输入级，整流桥只在每个交流半周的一小段时间导通，其余时间输入大电容向变换器放电。放电速率由输入功率决定：

$${\mathrm{P}}_{\mathrm{IN}}=\frac{{\mathrm{P}}_{\mathrm{OUT}}}{\eta }$$

白话：输入功率 = 输出功率 ÷ 效率（滤波器损耗很小，忽略）。电流波形是”半正矢”（haversine）：把正弦波向上平移，使最小值正好落在横轴上，再截取二极管导通时段。

一个重要的反直觉点：输入电容越大，桥和滤波电感上的峰值/RMS 电流反而越大。 因为电容越大，桥导通时间越短，而变换器要的平均功率不变，电流”爆发”只能更猛——同时还带来大量受谐波标准（PFC 相关法规）单独管制的低频谐波。

导通时间与电流公式（C 单位为法拉）：

$${\mathrm{t}}_{\mathrm{C}}=\frac{{\cos }^{-1}[\mathrm{A}]}{2\times \pi \times {\mathrm{f}}_{\mathrm{LINE}}}\text{seconds}$$ $$\mathrm{A}=\sqrt{1-\frac{{\mathrm{P}}_{\mathrm{IN}}}{2\times \mathrm{C}\times {\mathrm{f}}_{\mathrm{LINE}}\times {{\mathrm{V}}_{\mathrm{AC}}}^2}}$$

导通时段内的平均值和有效值：

$${\mathrm{I}}_{\mathrm{AVG}}=\frac{\sqrt{2}\times \pi \times {\mathrm{P}}_{\mathrm{IN}}}{{\mathrm{V}}_{\mathrm{AC}}\times [1+\mathrm{A}]\times {\cos }^{-1}[\mathrm{A}]}\text{A}$$ $${\mathrm{I}}_{\mathrm{RMS}}={\mathrm{I}}_{\mathrm{PEAK}}\times \frac{\sqrt{1.5}}{2}=0.612\times {\mathrm{I}}_{\mathrm{PEAK}}$$ $${\mathrm{I}}_{\mathrm{PEAK}}=2\times {\mathrm{I}}_{\mathrm{AVG}}$$

这些值只算了一个导通区间；每个交流周期有两个导通区间（正负半周各一），要折算到全周期。

三、完整例题：100 W 电源的输入电流

题目（原书数据）：某电源输出 5 A @ 14 V，效率 70%，输入电容 330 µF。求 265 VAC / 50 Hz 下的输入 RMS 与峰值电流。

第一步：输入功率

$${\mathrm{P}}_{\mathrm{IN}}=\frac{5\times 14}{0.7}=100\mathrm{W}$$

第二步：算参数 A 与导通时间

$$\mathrm{A}=\sqrt{1-\frac{100}{2\times 330\times 10^{-6}\times 50\times 265^2}}=0.978$$ $${\mathrm{t}}_{\mathrm{C}}=\frac{{\cos }^{-1}[0.978]}{2\pi \times 50}=0.67\mathrm{ms}$$

第三步：导通区间内的电流（代入 ${\mathrm{I}}_{\mathrm{AVG}}$ 公式）

$${\mathrm{I}}_{\mathrm{AVG}}=4.05\mathrm{A},{\mathrm{I}}_{\mathrm{PEAK}}=2\times 4.05=8.1\mathrm{A}$$ $${\mathrm{I}}_{\mathrm{RMS}}=8.1\times 0.612\approx 5\mathrm{A}$$

图形法交叉验证（图 13-1，265 V-ac 曲线）：单位输入功率的电容值 = 330/100 = 3.3 µF/W，在横轴上找到 3.3，读纵轴得约 0.05 A/W——纵轴是”每瓦输入功率的电流”，所以 RMS 电流 = 100 × 0.05 = 5 A，与计算一致。

第四步：折算到全周期（T = 1/f_LINE = 20 ms）

$${\mathrm{I}}_{IN\_AVG}=4.05\times \frac{2\times {\mathrm{t}}_{\mathrm{C}}}{\mathrm{T}}=4.05\times \frac{2\times 0.67}{20}=0.27\mathrm{A}$$ $${\mathrm{I}}_{IN\_RMS}={\left[5.03^2\times \frac{2\times {\mathrm{t}}_{\mathrm{C}}}{\mathrm{T}}\right]}^{1/2}=1.3\mathrm{A}$$

设计结论：DM 电感必须扛住 8 A 峰值不饱和；CM/DM 电感的铜线截面必须扛住 1.3 A RMS。

宽输入（90~265 VAC）怎么办？ 低压侧导通时间变长，但所需平均直流输入电流大得多，所以峰值/RMS 电流一般不降反升。假设效率不变，按上述公式细算：从 265 V 降到 90 V（3 µF/W），各电流只增约 4%——所以查图 13-1 高压线基本就够，或按低压细算一次。

有 PFC 的对比：265 VAC 输入时电流是平滑正弦：

$${\mathrm{I}}_{IN\_RMS}=\frac{{\mathrm{P}}_{\mathrm{IN}}}{{\mathrm{V}}_{IN\_RMS}}=\frac{100}{265}=0.38\mathrm{A}$$ $${\mathrm{I}}_{IN\_PEAK}={\mathrm{I}}_{IN\_RMS}\times \sqrt{2}=0.534\mathrm{A}$$

比无 PFC 的 5 A/8.1 A 小了一个数量级。但通用输入仍要看低压侧：90 VAC 时各电流几乎涨到 265 V 时的 3 倍，电感按最坏情况设计。

实测小贴士

用示波器量桥导通时间时，别用自耦调压器（variac）给电源供电——它呈感性，会”硬推”残余能量把桥多导通一会儿，导通时间偏长、峰值电流明显偏低。要用电子可编程交流源，或者直接从墙上插座取电。

四、DC-DC 砖块模块的实用输入滤波

图 13-2：DC-DC 模块（砖）的典型 EMI 滤波器（注意 Y 电容位置与”输入不稳定”标注）

通信/数据网络分布式电源里的标准隔离”砖”模块（输入 -48 V-dc 或 -60 V-dc 总线，输出如 3.3 V/50 A），其外部 EMI 滤波器的布局要点：走线走向、Y 电容位置，以及——对板载 DC-DC 最有效的招——良好地平面（多层板、地平面放在功率元件层正下方），可降噪最多 20 dB。

Y 电容的安规放宽条件：60 V-dc 以下一般不算危险电压；60~120 V-dc 属于 TNV-2 电路（电信网络电压，人一般接触不到），要绝缘但不必加强绝缘，所以图中的 Y 电容可用标准 2 kV 额定品。若前级”整流器”（telecom rectifier）输出对电网本身已是加强隔离，模块里用普通 100 V 电容即可。DC-DC 的 Y 电容跨在两个直流电位之间，不存在交流对地泄漏问题，可以放心用大容值。 另一个细节：端子排对地常放 0.01 µF 电容防 ESD——它本质也是 Y 电容，普通 50 V 多层陶瓷（MLC）曾在 ESD 测试中被充到过高电压直接打坏，这类电容必须按异常浪涌校核耐压/容值。

五、负输入阻抗：变换器为什么会”骗”滤波器

从 1971 年起，“输入振荡 / 输入不稳定”（input instability）就备受关注。结论：当滤波器的输出阻抗超出相对变换器输入阻抗的”安全窗口”时，系统会不稳定。全陶瓷低阻抗输入电容的流行让这个老问题重新变成现实风险。

最直观的实验：给变换器只配 ≤10 µF 陶瓷输入电容，做”硬上电”——直接把香蕉插头怼进低阻抗实验室电源输出端（dV/dt 极大），示波器单次触发盯着输入脚：过冲可达设定电压的 1.5~2.5 倍。输入电容够大时 dV/dt 和过冲自动减小；把陶瓷换成铝电解（哪怕容值更小）过冲显著下降；钽电容也过冲但比陶瓷轻。也就是说，全陶瓷小电容输入的转换器可能在硬上电时被自己打坏——输入电压本来就贴近最高额定值时尤其危险。顺带两条钽电容军规：输入端尽量别用钽；不得不用时（任何拓扑的输入、boost/buck-boost 的输出）必须 100% 浪涌筛选，且工作电压不超过额定值的 50%。

为什么是”负”阻抗？ 从 buck 方程出发，假想让占空比 D 在稳态附近”晃一下”（线电压/负载瞬态时现实中很容易发生）。以输入电压和输入电流为 D 的函数：

$${\mathrm{V}}_{\mathrm{IN}}(\mathrm{D})=\frac{{\mathrm{V}}_{\mathrm{O}}}{\mathrm{D}},{\mathrm{I}}_{\mathrm{IN}}(\mathrm{D})={\mathrm{I}}_{\mathrm{O}}\times \mathrm{D}$$

取微分：

$$\mathrm{d}{\mathrm{V}}_{\mathrm{IN}}=-\frac{{\mathrm{V}}_{\mathrm{O}}}{{\mathrm{D}}^2}\mathrm{dD},\mathrm{d}{\mathrm{I}}_{\mathrm{IN}}={\mathrm{I}}_{\mathrm{O}}\mathrm{dD}$$

两式相除得到输入端的增量电阻 ${\mathrm{R}}_{\mathrm{IN}}$（对 buck）：

$$\frac{\mathrm{d}{\mathrm{V}}_{\mathrm{IN}}}{\mathrm{d}{\mathrm{I}}_{\mathrm{IN}}}=-\frac{{\mathrm{V}}_{\mathrm{O}}}{{\mathrm{I}}_{\mathrm{O}}\times {\mathrm{D}}^2}=-\frac{{\mathrm{R}}_{\mathrm{L}}}{{\mathrm{D}}^2}$$

${\mathrm{R}}_{\mathrm{L}}$ 是负载电阻（假设恒定）。白话：输入电压和输入电流本身都是正数，但它们的变化方向永远相反——D 晃大一点，输入电流变大、输入电压变小。或者从能量角度看更普适：输出功率恒定时

$${\mathrm{V}}_{\mathrm{O}}\times {\mathrm{I}}_{\mathrm{O}}={\mathrm{P}}_{\mathrm{O}}\approx {\mathrm{V}}_{\mathrm{IN}}\times {\mathrm{I}}_{\mathrm{IN}}$$

输入电压微增，输入电流必微减——对任何拓扑都成立，所以负增量输入阻抗是开关变换器的天性。

例题（原书数据）：3.3 V/50 A 砖块，输入范围 36~75 V，求输入阻抗。

• 输出功率：$3.3\times 50=165$ W；${\mathrm{R}}_{\mathrm{L}}=3.3/50=0.066\Omega$。
• 36 V 输入时 D = 0.092（按理想 buck $D=V_O/V_{IN}=3.3/36$）：

$$|{\mathrm{R}}_{\mathrm{IN}}|=\frac{0.066}{0.092^2}=7.8\Omega \Rightarrow 20\log (7.8)\approx 18\mathrm{dB}\Omega$$

• 75 V 输入时算得约 31 dBΩ。

结论：输入电压越低，|R_IN| 越小——输入不稳定更容易在低输入电压时发作，检查要点低压侧。

六、Middlebrook 式判据与阻尼设计

图 13-3：滤波器-变换器交互，及两种增大阻尼的方案

滤波器阻抗与变换器阻抗构成分压器，变换器端子上的电压为：

$${\mathrm{V}}_{\mathrm{INC}}={\mathrm{V}}_{\mathrm{IN}}\times \frac{{\mathrm{Z}}_{\mathrm{INPUT}}}{{\mathrm{Z}}_{\mathrm{INPUT}}+{\mathrm{Z}}_{\mathrm{SOURCE}}}$$

用数字体会一下 Z_INPUT 为负时的灾难：设 ${\mathrm{Z}}_{\mathrm{INPUT}}=-30\Omega$、${\mathrm{Z}}_{\mathrm{SOURCE}}=10\Omega$，则 ${\mathrm{V}}_{\mathrm{INC}}/{\mathrm{V}}_{\mathrm{IN}}=-30/(-30+10)=+1.5$——输入端 50% 过冲。更糟的：${\mathrm{Z}}_{\mathrm{SOURCE}}=40\Omega$，则 $-30/(-30+40)=-3$——符号为负表示变化方向反了：你把滤波器输入电压调高，变换器端子上的电压反而下降；变换器控制环”以为”输入掉压，做出完全相反的纠正——这正是输出振荡的标准配方。

所以最基本的稳定性判据是：

$${\mathrm{Z}}_{\mathrm{SOURCE}}<|{\mathrm{Z}}_{\mathrm{INPUT}}|\text{（对所有频率成立）}$$

放到频域看全貌（图 13-4）：${\mathrm{R}}_{\mathrm{IN}}$ 只是低频值；完整模型里变换器输入端还并联着 ${\mathrm{C}}_{\mathrm{INPUT}}$（主要是输出滤波元件折算到输入端形成的），频率升高后输入阻抗的实部负得越来越少。${\mathrm{Z}}_{\mathrm{SOURCE}}$ 从变换器方向看就是滤波器的并联 LC 输出阻抗，随频率有峰。图上只画阻抗幅值（对数轴画不了负数）。危险区：LC 滤波器阻尼不足时的谐振峰——若峰值顶破 $|{\mathrm{Z}}_{\mathrm{INPUT}}|$ 曲线，判据被违反，必须把峰压下去。

图 13-4：输入滤波器交互与稳定性判据（圆圈处是阻尼不足的谐振峰）

怎么加阻尼？ 在电感上串电阻（加 DCR）当然行，但全部工作电流都流过它，效率受损。更好的办法是给电容配上 ESR：电容稳态隔直流，只有输入电流的交流分量流过它，用小损耗换大阻尼。商用砖块的标配方案：在已有的低 ESR 去耦电容旁边，并联一颗高 ESR 电容——既保住输入端的高频去耦（护住控制电路、压住 EMI），又给 LC 峰加阻尼。要无条件稳定，需同时满足：

$$\mathrm{ESR}<|{\mathrm{R}}_{\mathrm{IN}}|$$ $$\mathrm{ESR}>\frac{\mathrm{L}}{{\mathrm{C}}_{\mathrm{BULK}}\times |{\mathrm{R}}_{\mathrm{IN}}|}$$ $${\mathrm{C}}_{\mathrm{BULK}}\gg {\mathrm{C}}_{\mathrm{INPUT}}$$

白话拆解：第一行就是基本判据（ESR 支路别把阻抗抬过变换器阻抗）；第二行保证阻尼电阻够”大”（在谐振频率附近能有效耗能，即 R 必须大于 LC 特征阻抗 $\sqrt{L/C_{BULK}}$ 量级）；第三行保证高 ESR 电容确实主导阻尼、低 ESR 电容继续负责去耦。

常见坑：输入端的"无意之举"

• DM 电感多绕几圈提电感：安匝数增加，磁芯饱和，电感不升反降——每次改绕后都要用 B = LI/(NAe) 复核。
• 低估峰值电流：只看 1.3 A RMS 选线、忘了 8 A 峰值校核饱和，是 DM 电感失效的头号原因。
• 输入大电容一味求大：桥导通时间被压短，峰值/RMS 电流反而暴涨，低频谐波还超标。
• 全陶瓷输入 + 硬上电：过冲可达设定电压的 2.5 倍，贴着耐压上限的模块直接打坏；输入端慎用钽电容，必须用时 50% 降压 + 浪涌筛选。
• 只在高压侧验证：负增量阻抗在低输入电压时更小，不稳定更容易在低压侧发作。

通关标准：

• 会用 $\mathrm{B}=\mathrm{LI}/(\mathrm{N}{\mathrm{A}}_{\mathrm{e}})$ 校核 DM 电感饱和，背出铁粉芯 1 T、铁氧体 0.3 T 的 ${\mathrm{B}}_{\mathrm{SAT}}$ 量级。
• 能独立完成 100 W 例题全流程：P_IN → A → t_C → 导通段电流 → 全周期折算，并说出”电容越大、峰值电流越大”的物理原因。
• 能从 buck 方程推导 ${\mathrm{R}}_{\mathrm{IN}}=-{\mathrm{R}}_{\mathrm{L}}/{\mathrm{D}}^2$，并用恒功率观点向别人解释”负”从何而来。
• 记住判据 ${\mathrm{Z}}_{\mathrm{SOURCE}}<|{\mathrm{Z}}_{\mathrm{INPUT}}|$ 及三条 ESR 阻尼条件，知道为什么阻尼电阻放电容支路而非电感支路。

自测：为什么 CM 电感几乎不用担心饱和，DM 电感却必须校核？

CM 电感中 L、N 两线的工频电流方向相反，磁通在磁芯中相互抵消，磁芯只看到 CM 噪声电流（很小），所以不会饱和——低估电流的后果只是铜损发热。DM 电感的磁通由差模电流（含工频输入电流脉冲）独享，8 A 级的峰值电流直逼 ${\mathrm{B}}_{\mathrm{SAT}}$，必须用 B = LI/(NAe) 校核。

自测：无 PFC 电源把输入电容从 330 µF 加大到 660 µF，输入桥的峰值电流怎么变？

变大。电容越大，桥导通时间越短；变换器要的平均功率不变，电流只能以更窄、更高的脉冲爆发式通过，峰值和 RMS 电流都上升，同时低频谐波（需要 PFC 管控的成分）更严重。

自测：3.3 V/50 A 砖块在 36 V 和 75 V 输入下的 |R_IN| 分别是多少？哪个工况更容易振荡？

36 V 时 D = 0.092，|R_IN| = 0.066/0.092² ≈ 7.8 Ω（约 18 dBΩ）；75 V 时约 31 dBΩ。输入电压越低 D 越大、|R_IN| 越小，滤波器输出阻抗更容易顶破它——低输入电压工况更容易发生输入不稳定。

自测：Z_INPUT = -30 Ω、Z_SOURCE = 40 Ω 时 V_INC/V_IN = -3，这个负号是什么意思？

不是电压真的变成负值——这里都是增量（小信号）阻抗。负号表示增量方向反了：滤波器输入电压升高时，变换器端子电压反而下降；控制环据此做出方向错误的调节，形成正反馈式的振荡。比值绝对值 3 还意味着增量被放大了 3 倍。

自测：阻尼电阻为什么加在高 ESR 电容支路，而不是直接给滤波电感串电阻？

电感支路流过全部直流工作电流，串电阻直接烧效率；电容稳态隔直流，只有输入电流的交流纹波分量流过高 ESR 电容，用小损耗实现同样的阻尼。同时保留低 ESR 电容做输入去耦（护控制电路、压 EMI），两条支路各司其职——条件是 C_BULK 远大于 C_INPUT。