这套资料在干嘛？
你的 Verilog 代码跑完布局布线后，怎么知道它能不能稳定跑在 50MHz？答案是静态时序分析（STA）。这一套资料对应安路官方手册 SWUG201，讲两件事：一是用 Timing Wizard 图形界面给设计”下时序约束”（告诉工具你的时钟多快、外部信号什么时候到）；二是读懂 TD 软件生成的 Timing Report 等五类时序报告，判断设计有没有时序违例、违例了怎么定位。时序约束 + 报告解读，是每个 FPGA 工程师绕不开的基本功。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 时序约束工具 Timing Wizard | 用图形界面写 SDC 约束 | create_clock、派生时钟、输入/输出延迟、多周期/伪路径等约束的界面化配置与保存 |
| 时序分析报告解读 | 五类时序报告怎么读 | Timing Report 的时序状态表与路径详情、逻辑级数报告、约束完整性检查、时钟树与时钟交叉分析 |
通关标准：
- 能独立用 Timing Wizard 完成一轮完整约束：定义主时钟 → 输入/输出延迟 → 检查 Summary 并保存 SDC 文件。
- 打开 Timing Report 后，能在 1 分钟内通过 Timing Status 的 WNS/TNS 判断设计是否存在 setup/hold 违例。
- 能双击一条违例路径，说出 Slack、Budget、Data Path Delay、Clock Skew 各字段含义，并定位到源代码层级。