这套资料在干嘛？
UG710 是安路 PH1A100 系列 FPGA 的《Libraries Guide for HDL Designs》，收录了 30 多个可在 Verilog 里直接例化的”原语”（Primitive）——它们是 FPGA 内部硬件资源（时钟网络、DDR 接口、块存储、乘法器、DSP、PLL 等)的底层入口。参考手册本身是”一原语一节”的字典式排版，这套笔记不逐个罗列，而是按功能族把它们分成两大篇：时钟与 IO 一篇、存储/运算/系统辅助一篇，帮你建立”什么时候该去查 UG710”的直觉。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 第 1 篇：时钟与 IO 原语 | BUF/BUFG、IDDR/ODDR 全家族、DYNAMIC_IDELAY、LCLK/GCLK/MLCLK/SCLK/IOCLK/OSCDIV、PLL | 时钟该怎么”走”、DDR 数据怎么收发、PLL 怎么例化 |
| 第 2 篇：存储、运算与系统原语 | FIFO/RAMFIFO/ERAM/DRAM/SHIFTER、MULT 与 DSP 家族、SEQ_DIV、SLICE、ECC/DNA/PVT、GCTRL/TRSTN | 跨时钟域缓冲、片上存储选型、硬件乘加、芯片唯一码与 PVT 传感 |
通关标准：
- 能说出 BUFG 和普通走线的区别，并知道什么信号应该上 BUFG。
- 能独立例化 IDDR/ODDR 完成一组 DDR 数据的接收或发送。
- 面对一个”跨时钟域缓冲”或”硬件乘法”需求时，能立刻定位到该用哪个原语并查到对应章节。