这套资料在干嘛？
写 Verilog 时，你不一定什么都得从零手搓——芯片里其实预置了大量”现成零件”：全局时钟缓冲、双沿采样器、块存储、硬件乘法器……这些零件就是原语（Primitive）。这份资料基于安路 EAGLE 系列的官方原语库文档（57 页、23 个原语），带你搞懂原语的概念、分类和最常用那批的例化写法，避开例化时最常见的坑。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 📘 安路 FPGA 原语库入门：HDL 设计里的官方积木 | 23 个原语分类精讲与例化示范 | 原语与普通 Verilog 的关系、BUFG/BUFGMUX 时钟缓冲、IDDR/ODDR 双沿采样、FIFO/BRAM 存储原语、MULT/DIV 运算原语、MBOOT 多重启动，以及常用原语速查总表 |
通关标准：
- 能说清”原语”是什么，以及什么情况下才需要手动例化原语而不是写普通逻辑
- 能独立例化 BUFG、BUFGMUX、IDDR/ODDR、FIFO、MULT 这几个高频原语，并说明关键端口和参数
- 遇到新原语会查文档：能看懂端口表、参数表和使用方式表，不盲目照抄