📘 第 15 章：集成电路技术

Note

本章把“逻辑功能”与“真实芯片的电气行为”联系起来。初学者应重点掌握：逻辑电平与噪声裕量、功耗与传播延迟、扇出、CMOS/TTL 内部开关、开漏/开集电极、三态输出，以及不同逻辑系列的选型。

学习路线

1. 先看电源、逻辑电平和噪声裕量，理解芯片为什么会误判。
2. 再看功耗、传播延迟、速度—功耗积和扇出，学会比较器件。
3. 然后分别学习 CMOS、TTL 的内部晶体管和输出结构。
4. 最后掌握开漏/开集电极、三态、连线与未用输入的工程规则，并比较 ECL、PMOS、NMOS、E²CMOS。

一、基本工作特性与参数

1. 电源与地

TTL（晶体管—晶体管逻辑）的标称电源通常为 +5 V，也写作 T²L。CMOS 可使用 +5 V、+3.3 V、2.5 V 或 1.8 V 等电源。逻辑图中经常省略电源线，但实际封装必须把直流电源接到 VCC（CMOS 常标 VDD），把参考地接到 GND。封装内部再把电源和地分配到每个门电路。

图 15-1：集成电路封装中 VCC 与地的连接、分配示意（其余引脚省略）。

2. CMOS 逻辑电平

四个基本电压规格是：

• VIL：输入被可靠判为低电平的范围；
• VIH：输入被可靠判为高电平的范围；
• VOL：输出低电平的范围；
• VOH：输出高电平的范围。

对 5 V CMOS，输入 0～1.5 V 可接受为低，3.5～5 V 可接受为高；1.5～3.5 V 是不确定区。对 3.3 V CMOS，输入 0～0.8 V 为低，2.0～3.3 V 为高；0.8～2.0 V 是不确定区。输入落在不确定区时，门电路可能把它解释成 0，也可能解释成 1，因此不能可靠工作。

输出规格通常留有更大的安全余量：VOH(min) 高于 VIH(min)，VOL(max) 低于 VIL(max)。这两个差值就是后面要用的噪声裕量。

图 15-2：CMOS 的输入、输出逻辑电平。

3. TTL 逻辑电平

TTL 的典型输入规格为：VIH(min)=2 V、VIL(max)=0.8 V；典型输出规格为：VOH(min)=2.4 V、VOL(max)=0.4 V。

图 15-3：TTL 输入和输出逻辑电平。

4. 噪声免疫与噪声裕量

噪声是叠加在有用信号上的非期望电压，来源包括邻近导线的电磁耦合、电流快速变化引起的辐射，以及电源电压波动。噪声免疫表示输入存在一定幅度的干扰时，输出仍能保持原状态。

例如，5 V CMOS 的高电平输入应不低于 3.5 V；若噪声使它降到 3.5 V 以下，就进入不确定区。低电平输入若被噪声抬到 1.5 V 以上，也会变得不可靠。

图 15-4：输入噪声可能使高、低电平进入不确定区。

噪声裕量用电压表示：

$V_{NH}=V_{OH(min)}-V_{IH(min)}$

$V_{NL}=V_{IL(max)}-V_{OL(max)}$

图 15-5：5 V CMOS 的噪声裕量示意。

记忆方法

高电平裕量是“驱动门最低高输出”减“负载门最低高输入”；低电平裕量是“负载门最高低输入”减“驱动门最高低输出”。裕量越大，抗噪能力越强。

算例 15-1：比较 CMOS 与 TTL 噪声裕量

5 V CMOS：VIH(min)=3.5 V、VIL(max)=1.5 V、VOH(min)=4.4 V、VOL(max)=0.33 V。

$V_{NH}=4.4-3.5=0.9\text{ V}$

$V_{NL}=1.5-0.33=1.17\text{ V}$

TTL：VIH(min)=2 V、VIL(max)=0.8 V、VOH(min)=2.4 V、VOL(max)=0.4 V。

$V_{NH}=2.4-2=0.4\text{ V}$

$V_{NL}=0.8-0.4=0.4\text{ V}$

因此 TTL 在高、低状态都最多容许约 0.4 V 的噪声；5 V CMOS 裕量更大，更适合高噪声环境。

**相关问题：**根据上述计算，在高噪声环境中应选 5 V CMOS 还是 TTL？答案是 5 V CMOS。

5. 功耗

门电路从直流电源取电。输出为高时的电源电流记为 ICCH，输出为低时记为 ICCL。静态输出为高时：

$P_D=V_{CC}{I}_{CCH}$

例如 VCC=5 V、ICCH=1.5 mA：

$P_D=5\times 1.5\text{ mA}=7.5\text{ mW}$

若输出以 50% 占空比在高、低之间切换，平均电流为：

$I_{CC}=\frac{I_{CCH}+I_{CCL}}{2}$

平均功耗：

$P_D=V_{CC}{I}_{CC}$

图 15-6：直流电源电流（图中采用传统电流方向）。

算例 15-2：50% 占空比平均功耗

某门输出为高时取 2 μA，输出为低时取 3.6 mA，VCC=5 V，占空比 50%。教材原算例给出的单位存在排版混乱；按题面单位严格计算：

$I_{CC}=\frac{2\mu \text{A}+3.6\text{mA}}{2}=1.801\text{mA}$

$P_D=5\times 1.801\text{mA}=9.005\text{mW}$

若将低态电流也按题中排版误写的 3.6 μA 处理，则得到教材列出的 I_CC=2.8 μA、P_D=14 μW。做题时应以数据手册的单位为准。

**相关问题：**若 ICCH=1.5 μA、ICCL=2.8 μA、VCC=5 V，50% 占空比时平均功耗为：

$I_{CC}=2.15\mu \text{A},P_D=10.75\mu \text{W}$

TTL 的功耗在工作频率范围内基本恒定；CMOS 静态功耗极低，但频率升高时充放电次数增加，动态功耗随频率上升。

图 15-7：TTL 与 CMOS 的功耗随频率变化。

6. 传播延迟

输入变化后，输出不会瞬间改变，而要经过传播延迟。两种延迟是：

• tPHL：输出由高变低的延迟；
• tPLH：输出由低变高的延迟。

图 15-8、15-9：传播延迟及其测量点。

延迟越小，门的速度越高，允许的最高工作频率越高。例如 3 ns 门比 10 ns 门快。

7. 速度—功耗积

速度—功耗积用于同时考虑速度和功耗：

$\text{速度—功耗积}=t_p\times P_D$

单位是 pJ，数值越小越好。教材示例：100 kHz 时 HCMOS 约 1.2 pJ，LS TTL 约 22 pJ。

图 15-10：逻辑门输出的负载。

8. 负载与扇出

一个门驱动其他门的输入时，就形成负载。扇出是一个门在不破坏规定电气特性的前提下，最多能够驱动的同系列单位负载数。一个同系列门输入算一个单位负载。

CMOS 负载

CMOS 输入主要呈电容性。驱动门高电平时给负载输入电容充电，低电平时放电。并联的负载越多，总电容越大，充放电时间越长，最高工作频率越低。因此 CMOS 扇出受工作频率影响：负载越少，可工作的频率越高。

图 15-11：CMOS 负载输入电容的充、放电。

TTL 负载

TTL 高电平时向负载**提供（source）电流，低电平时从负载吸收（sink）**电流。连接的负载越多，高态源电流越大，VOH 越低；低态吸电流越大，VOL 越高，二者都会使噪声裕量下降。

图 15-12、15-13：TTL 的提供电流和负载效应。

图 15-14：TTL 低态负载。TTL 的低态吸电流能力通常是决定扇出的限制因素。LS TTL 的典型扇出为 20 个单位负载。

第 15-1 节自测

1. VIH、VIL、VOH、VOL 分别表示什么？
2. 噪声裕量取大一些还是小一些更好？
3. 门 A 的传播延迟大于门 B，哪个可工作在更高频率？
4. 过度负载会怎样影响噪声裕量？

二、CMOS 电路

CMOS（互补金属氧化物半导体）用一对互补 MOSFET：p 沟道和 n 沟道。理想情况下它们像互补开关，始终尽量只有一个导通，所以静态功耗很低。

1. MOSFET 的开关作用

MOSFET 有栅极、漏极、源极三个端子。n 沟道器件的栅源电压为正时导通，漏—源间近似闭合；栅源电压为零时截止，漏—源间近似断开。p 沟道器件的极性相反。

图 15-15、15-16：MOSFET 的符号与理想开关模型。

2. CMOS 反相器

CMOS 反相器由上拉 p 沟道 Q1 和下拉 n 沟道 Q2 组成：

• 输入高：Q1 截止、Q2 导通，输出通过 Q2 接地，为低；
• 输入低：Q1 导通、Q2 截止，输出通过 Q1 接 VDD，为高。

图 15-17、15-18：CMOS 反相器的互补开关动作。

3. CMOS NAND 与 NOR

CMOS NAND 的上拉 pMOS 并联、下拉 nMOS 串联。只有所有输入均为高时，下拉网络才完整导通，输出才为低；因此实现 NAND。

A	B	Q1	Q2	Q3	Q4	X
L	L	导通	导通	截止	截止	H
L	H	导通	截止	截止	导通	H
H	L	截止	导通	导通	截止	H
H	H	截止	截止	导通	导通	L

图 15-19：CMOS NAND 门电路。

CMOS NOR 的上拉 pMOS 串联、下拉 nMOS 并联。只要任一输入为高，下拉路径就导通，输出为低；只有全部输入低，输出才高。

图 15-20：CMOS NOR 门电路。

4. 开漏输出

开漏表示输出 nMOS 的漏极不在芯片内部连接，必须通过外部负载接到 VDD。输出晶体管截止时，由外部上拉电阻得到高电平；导通时把输出拉到地。多个开漏输出可以并联形成线与结构。

图 15-21：开漏输出和外部上拉电阻。

5. 三态 CMOS 门

三态输出有三种状态：高、低和高阻态（High-Z）。使能有效时像普通门；使能无效时，上、下拉晶体管都截止，输出与内部电路断开，可让多个器件共享总线。

图 15-22、15-23：使能关闭时两只输出晶体管同时截止，输出呈高阻态。

6. CMOS 的防静电操作

CMOS 栅极氧化层很容易被静电放电（ESD）损坏，应遵守：

1. 从导电泡沫取出时不要触碰引脚。
2. 器件引脚向下放在接地金属表面；不要放在塑料盘或泡沫塑料上。
3. 工具、仪器、工作台接地；必要时佩戴带大阻值串联电阻的接地腕带。
4. 电源接通时不要插拔器件。
5. 所有未用输入必须接到电源或地，不能悬空。
6. 运输装配好的电路板时使用导电泡沫等静电保护材料。

Warning

CMOS 未用输入悬空时会积累电荷并随机翻转；“看起来没有接线”并不等于逻辑 0。

第 15-2 节自测

1. CMOS 使用哪类晶体管？
2. “互补 MOS”中的互补指什么？
3. 为什么 CMOS 器件需要防静电？

三、TTL（双极型）电路

TTL 以 BJT 为有源开关元件。标准 TTL 反相器常含输入耦合晶体管、输入钳位二极管、相位分离器和图腾柱输出。

1. BJT 开关

npn BJT 有基极、发射极、集电极。基极比发射极高约 0.7 V 且有足够基极电流时，晶体管饱和导通，集电极—发射极近似闭合；基极电压不足时截止，近似开路。

图 15-25、15-26：BJT 的开关等效。

2. TTL 反相器与图腾柱

输入高时，Q2、Q3 导通，输出被拉低；Q4 截止。输入低时，Q2、Q3 截止，Q4 导通，输出经低阻路径接到 VCC，为高。Q3 与 Q4 的上下串接就是图腾柱输出。输入钳位二极管保护晶体管，另一只二极管帮助上拉晶体管迅速关断。

图 15-27、15-28：TTL 反相器内部动作。

3. TTL NAND 门

TTL NAND 的输入器件是多发射极晶体管。任一输入为低，对应发射结导通，使相位分离器关断，输出高；只有所有输入都高时，所有输入结截止，电路才使下拉晶体管导通，输出低。这正是 NAND：全部输入高才输出低。

图 15-29、15-30：TTL NAND 及其输入等效。

4. 开集电极输出

TTL 开集电极输出把输出晶体管的集电极留在芯片外，必须接外部上拉电阻：晶体管截止时电阻将输出拉高，晶体管导通时把输出拉低。它可用于较大电流/较高电压负载，也可并联组成线与。

图 15-31、15-32：TTL 开集电极及其符号。

5. 三态 TTL

使能输入有效时，图腾柱按输入正常输出高或低；使能无效时，上、下拉晶体管都截止，输出为高阻态，相当于从内部线路断开。

图 15-33、15-34：TTL 三态输出。

6. 肖特基 TTL

肖特基 TTL 在晶体管中加入肖特基二极管，防止 BJT 进入深饱和，从而缩短开、关时间。系列标识包括 S（如 74S00）、LS（低功耗肖特基）、AS（先进肖特基）、ALS（先进低功耗肖特基）和 F（快速）。

图 15-35：肖特基 TTL 通过避免饱和提高速度。

第 15-3 节自测

1. npn BJT 基极比发射极更负时导通吗？
2. BJT 的导通和截止分别等效为什么？
3. TTL 的两种主要输出电路是什么？
4. 三态逻辑与普通二态逻辑有什么不同？

四、TTL 的实际使用

1. 提供电流与吸收电流

TTL 输出高时向负载提供电流，TTL 输入近似反偏二极管，所需电流很小；标准 TTL 每个输入最大约 40 μA。输出低时，驱动器从负载吸收电流，标准 TTL 每个输入最大约 1.6 mA。因此 TTL 的吸电流能力通常明显强于提供电流能力。

图 15-36：TTL 的 source/sink 电流。

算例 15-3：驱动五个 TTL 输入

标准 TTL NAND 驱动 5 个输入：

高态总提供电流：

$I_{T(source)}=5\times 40\mu \text{A}=200\mu \text{A}$

低态总吸收电流：

$I_{T(sink)}=5\times (-1.6\text{ mA})=-8.0\text{ mA}$

**相关问题：**若换成 LS TTL，每个输入 IIH=20 μA、IIL=-0.4 mA，则五个输入分别为 100 μA 和 -2.0 mA。

算例 15-4：求 7400 的扇出

给定：IIH(max)=40 μA、IOH(max)=-400 μA、IIL(max)=-1.6 mA、IOL(max)=16 mA。

高态扇出：

$\left|\frac{I_{OH(max)}}{I_{IH(max)}}\right|=\frac{400\mu \text{A}}{40\mu \text{A}}=10$

低态扇出：

$\left|\frac{I_{OL(max)}}{I_{IL(max)}}\right|=\frac{16\text{ mA}}{1.6\text{ mA}}=10$

所以 7400 的扇出为 10 个单位负载。

**相关问题：**74LS00 的扇出为 20 个单位负载。

2. 开集电极线与

把多个开集电极输出并联，并接一个上拉电阻。只要一个输出晶体管导通，公共节点就是低；只有全部晶体管截止，节点才由上拉电阻拉高。对多个反相器而言：

$X=\overline{A}\overline{B}\overline{C}\overline{D}$

这称为线与（在负逻辑表达中为负与）。

图 15-37、15-38：开集电极线与工作过程。

算例 15-5：线与表达式

图 15-39 中四个 2 输入 AND 门开集电极并联，输出为：

$X=ABCDEFGH$

等效为一个 8 输入 AND 门。

**相关问题：**若图中使用 NAND 门，应先对每个门的输出取反，再根据线与结构写出等效表达式：

$X=(\overline{AB})(\overline{CD})(\overline{EF})(\overline{GH})$

算例 15-6：求线与上拉电阻下限

三个开集电极 AND 门线与，输出驱动 4 个标准 TTL 输入（每个低态吸收 1.6 mA）。每个输出晶体管 IOL(max)=30 mA、VOL(max)=0.4 V，VCC=5 V。

逻辑表达式：

$X=ABCDEF$

负载电流：

$I_L=4\times 1.6\text{ mA}=6.4\text{ mA}$

留给上拉电阻的最大电流：

$I_{R_P}=30-6.4=23.6\text{ mA}$

因此上拉电阻最小值：

$R_P=\frac{V_{CC}-V_{OL(max)}}{I_{R_P}}=\frac{5-0.4}{23.6\text{ mA}}\approx 195\Omega$

**相关问题：**使用 74LS09 四路 2 输入 AND 门，可按级联方式实现 10 输入 AND；实际选值时还需核对上拉电阻的高电平上升时间和最大灌电流。

3. 不得并联图腾柱输出

图腾柱输出不能直接互连。如果一个器件的上拉晶体管导通，另一个器件的下拉晶体管同时导通，就会形成近似电源短路的大电流，可能损坏器件。需要线与时必须使用开集电极或开漏输出。

4. 开集电极驱动 LED、灯和继电器

开集电极具有较大的电压、电流承受能力。驱动 LED 时，输出低、晶体管导通，电流从电源经限流电阻和 LED 流入输出晶体管，LED 点亮；输出高、晶体管截止，LED 熄灭。白炽灯丝本身是电阻性负载，通常不需额外限流电阻，但必须核对器件额定电压电流。

图 15-42：开集电极驱动外部负载。

算例 15-7：LED 限流电阻

VCC=5 V，LED 正向压降 1.5 V，门输出低电压 0.1 V，目标 LED 电流 20 mA：

$V_{R_L}=5-1.5-0.1=3.4\text{ V}$

$R_L=\frac{3.4}{20\text{ mA}}=170\Omega$

**相关问题：**若 LED 需要 35 mA，在相同电压条件下：

$R_L=\frac{3.4}{35\text{ mA}}\approx 97\Omega$

5. 未用 TTL 输入

TTL 输入悬空通常表现为高电平，但悬空容易受噪声影响，工程上不应依赖这种特性。

处理方法：

• AND/NAND 的未用输入可并接到已用输入；
• OR/NOR 的未用输入可接地；
• AND/NAND 的未用输入也可经约 1 kΩ 电阻接 VCC；
• OR/NOR 的未用输入可直接接地；
• 也可用闲置门产生恒定高或恒定低再连接。

并接输入时要注意单位负载：AND/NAND 的多个低态并接输入总体低态负载近似一个单位负载；OR/NOR 每个并接输入都可能分别计为一个低态负载，高态则所有类型都要分别计数。

第 15-4 节自测

1. TTL 在什么输出状态下从负载吸收电流？
2. 为什么 TTL 向负载提供的电流小于吸收的电流？
3. 为什么图腾柱输出不能互连？
4. 线与必须使用哪类 TTL 输出？
5. 驱动灯应选哪类 TTL 电路？
6. TTL 输入悬空表现为低电平，对吗？

五、CMOS、TTL 与 BiCMOS 的性能比较

TTL 的传统优势是速度和输出电流；CMOS 的优势是低功耗和较高噪声裕量。现代 CMOS 的速度已可达到或超过许多 TTL 系列，因而成为主流。BiCMOS 把 CMOS 逻辑与双极型输出结合，试图兼顾低功耗和较强驱动能力。

系列	类型	延迟 tp(ns)	最高时钟(MHz)	每门功耗	IOL(mA)
74F	TTL	3.3	145	6 mW	20
74LS	TTL	10	33	2.2 mW	8
74ALS	TTL	7	45	1.4 mW	8
74ABT	BiCMOS	3.2	150	17 mW	64
74HC	5 V CMOS	7	50	2.75 μW	4
74AC	5 V CMOS	5	160	0.55 μW	24
74AHC	5 V CMOS	3.7	170	2.75 μW	8
74LV	3.3 V CMOS	9	90	1.6 μW	12
74LVC	3.3 V CMOS	4.3	100	0.8 μW	24
74ALVC	3.3 V CMOS	3	150	0.8 μW	24

选型时不要只看速度：要同时检查电源电压、输入输出电平兼容、功耗、扇出和外部负载电流。

图 15-46：ECL OR/NOR 门及其负电源电平。

第 15-5 节自测

1. BiCMOS 是什么？
2. CMOS 相对于双极型 TTL 的主要优势是什么？

六、ECL 发射极耦合逻辑

ECL 也是双极型技术，但晶体管工作在非饱和区，因此速度远高于 TTL。典型 ECL 门由差分放大输入、偏置电路和发射极跟随器输出组成。发射极跟随器输出阻抗低，差分输入阻抗高，可实现高扇出。

ECL 的代价是静态功耗较高、输出摆幅小（小于 1 V）、噪声裕量通常只有 0.2～0.25 V，因此不适合高噪声环境。常见供电方式为 VCC=0 V、VEE=-5.2 V；相对地，低电平约 -1.75 V，高电平约 -0.9 V（负得更少者为高）。

参数	74F TTL	74AHC CMOS	ECL
门延迟 tp(ns)	3.3	3.7	0.22～1
最高时钟(MHz)	145	170	330～2800
每门功耗	6 mW	2.75 μW	25～73 mW

第 15-6 节自测

1. ECL 相对 TTL 的主要优势是什么？
2. ECL 相对 TTL 的两个缺点是什么？（功耗较大、噪声裕量较小。）

七、PMOS、NMOS 与 E²CMOS

PMOS、NMOS 具有较高集成密度、芯片面积小，适用于长移位寄存器、大容量存储器和微处理器。

1. PMOS

PMOS 使用增强型 p 沟道 MOSFET，电源 VGG 为负，VCC 为正或地。图中的恒偏置晶体管相当于限流电阻：任一输入高时，对应管截止，输出被拉向负电源，表示低；只有所有输入低时，晶体管都导通，输出接近 VCC，表示高。因此该结构实现 NOR。

图 15-47：PMOS NOR 门。

2. NMOS

NMOS 使用 n 沟道 MOSFET。串联下拉网络在所有输入高时导通，形成 NAND；并联下拉网络在任一输入高时导通，形成 NOR。上方晶体管承担限流电阻作用。

图 15-48：NMOS NAND 和 NOR。

3. E²CMOS 存储单元

E²CMOS（电可擦除 CMOS）把 CMOS 与 NMOS 结合，常用于 PROM、CPLD 等可编程器件。存储单元核心是带浮栅的 MOS 晶体管：

• 浮栅去除电子、带正电时，感测晶体管导通，存储 0；
• 浮栅注入电子、带负电时，感测晶体管截止，存储 1。

控制栅改变浮栅电势；传输晶体管在读写时把感测晶体管与位线、字线隔离。擦除先让浮栅变负、写入 1；需要写 0 时再给位线编程脉冲，使浮栅达到导通状态。读出时检测位线是否有小单元电流：有电流为 0，无电流为 1。只要不擦除或重写，电荷可长期保持。

图 15-49：浮栅存储电荷的 E²CMOS 单元。

第 15-7 节自测

1. PMOS、NMOS 在集成电路中的主要特点是什么？（高密度、占用面积小。）
2. E²CMOS 单元靠什么机制保存电荷？（浮栅上的电荷。）

八、全章公式与工程规则

公式清单

$V_{NH}=V_{OH(min)}-V_{IH(min)}$

$V_{NL}=V_{IL(max)}-V_{OL(max)}$

$I_{CC}=\frac{I_{CCH}+I_{CCL}}{2}(50\%\text{占空比})$

$P_D=V_{CC}{I}_{CC}$

必记规则

• TTL 通常使用 +5 V；CMOS 有多种供电电压。
• 噪声裕量越大，抗噪能力越强。
• 传播延迟越小，速度越高。
• CMOS 静态功耗低，动态功耗随频率上升。
• 扇出必须同时受电流能力、电容负载和工作频率限制。
• 开漏/开集电极需要外部上拉电阻，可实现线与。
• 图腾柱输出不能直接互连。
• 三态输出有高、低、高阻三种状态，适合共享总线。
• CMOS 易受 ESD 损坏，未用输入绝不能悬空。
• ECL 速度最高，但功耗大、噪声裕量小。
• E²CMOS 用浮栅电荷保存数据。

九、章节自测题

1. TTL 的典型电源电压是多少？
2. 一个门的 VOH(min)=2.4 V，负载门的 VIH(min)=2.0 V，高电平噪声裕量是多少？
3. VOL(max)=0.4 V、VIL(max)=0.8 V 时，低电平噪声裕量是多少？
4. 为什么 CMOS 输入电压不能停留在不确定区？
5. 50% 占空比下，ICCH 与 ICCL 如何得到平均电流？
6. tPHL 和 tPLH 各表示什么？
7. CMOS 扇出为什么会受频率影响？
8. 画出 CMOS 反相器在输入高、低时的导通路径。
9. CMOS NAND 的 nMOS 网络是串联还是并联？CMOS NOR 呢？
10. 开漏输出为什么必须外接上拉电阻？
11. TTL 图腾柱输出为什么不能并联？
12. 开集电极如何实现线与？
13. 标准 TTL 驱动 5 个输入时，高态提供电流和低态吸收电流各是多少？
14. LED 由开集电极驱动时，限流电阻如何计算？
15. 未用 TTL 输入和未用 CMOS 输入的处理方式有何不同？
16. BiCMOS 想综合哪两类器件的优点？
17. ECL 为什么快？为什么功耗大？
18. E²CMOS 中存储 0 和 1 时，感测晶体管分别处于什么状态？

参考答案要点

1. +5 V。2. 0.4 V。3. 0.4 V。4. 可能被判为高或低，工作不确定。5. 取两者平均。6. 输出高到低、低到高的延迟。7. 负载电容充放电时间限制最高频率。8. 输入高下拉、输入低上拉。9. NAND 串联、NOR 并联。10. 截止时靠电阻得到高电平。11. 可能造成电源到地的过流短路。12. 任一晶体管导通即拉低，全部截止才由电阻拉高。13. 200 μA、-8 mA。14. R=(VCC-VLED-VOL)/ILED。15. CMOS 接电源或地；TTL 不应悬空，可并接、接 VCC/地或恒定逻辑输出。16. CMOS 的低功耗与 BJT 的驱动能力。17. BJT 不进入饱和；但静态电流大且摆幅小。18. 0 导通，1 截止。

自测一下

CMOS 与 TTL 输入输出电平有何差异？

参考答案：5 V CMOS 输入 0～1.5 V 判为低、3.5～5 V 判为高，中间 1.5～3.5 V 是不确定区；3.3 V CMOS 则以 0.8 V 和 2.0 V 为界。TTL 的输入规格为 VIH(min)=2 V、VIL(max)=0.8 V，输出为 VOH(min)=2.4 V、VOL(max)=0.4 V；而 5 V CMOS 输出更接近电源轨（VOH(min)≈4.4 V、VOL(max)≈0.33 V），噪声裕量更大。另外 TTL 标称电源为 +5 V，CMOS 可用 5 V、3.3 V 等多种电源。

噪声容限如何定义和判断？

参考答案：高电平噪声裕量 VNH=VOH(min)−VIH(min)，低电平噪声裕量 VNL=VIL(max)−VOL(max)，即用”驱动门的输出规格”减去”负载门的输入规格”。例如 TTL 的高、低电平裕量都是 0.4 V，5 V CMOS 分别为 0.9 V 和 1.17 V。裕量越大，门电路的抗噪能力越强；判断好坏就是比较这两个差值的大小。

ECL 电路为何具有高速特性？

参考答案：ECL 也是双极型技术，但晶体管工作在非饱和区，避免了 BJT 深饱和带来的关断延迟，因此速度远高于 TTL，门延迟约 0.22～1 ns，最高时钟可达 330～2800 MHz。其电路由差分放大输入、偏置电路和发射极跟随器输出组成，低输出阻抗、高输入阻抗也有利于实现高扇出。代价是静态功耗大（每门 25～73 mW）、输出摆幅小于 1 V、噪声裕量只有约 0.2～0.25 V。

开漏/集电极开路输出连接时为什么需要上拉电阻？

参考答案：开漏/开集电极输出把输出晶体管的漏极/集电极留在芯片外，芯片内部没有输出高电平的通路：晶体管导通时把输出拉到地，截止时必须靠外部上拉电阻把输出拉到 VDD 才能得到高电平，不接上拉电阻就无法输出 1。有了上拉电阻后，多个这样的输出还可以并联实现线与。选值时要兼顾输出晶体管的灌电流能力和高电平上升时间。

不同逻辑系列接口时应重点核对哪些参数？

参考答案：先核对电源电压是否一致（TTL 为 +5 V，CMOS 有 5 V、3.3 V 等多种），再检查输入输出逻辑电平 VIH、VIL、VOH、VOL 是否兼容，即高低电平噪声裕量是否为正且足够大。还要核对驱动能力：用驱动门的 IOH、IOL 与负载门的 IIH、IIL 计算扇出，确认外部负载电流不超限；最后比较传播延迟和最高工作频率能否满足速度要求，并考虑功耗。