第3章：嵌入式硬件设计（软考中级嵌入式·详解）

第3章：嵌入式硬件设计

本章对应原书第 116~144 页。软考视角：本章上午题通常占 2~4 分，考点集中在电源管理策略、PCB 布局布线规则、接地与去耦电容配置；下午案例可能结合硬件设计流程出小题。

本章在讲什么？（先看这个）

前两章讲的是"器件长什么样"，本章讲"怎么把它们做出来"：给系统供电的电源设计（输入市电/电池，输出多种直流电压，还要管理功耗），从电路原理图到 PCB 的完整设计流程（建库 → 放置元器件 → 布线 → 检查 → 仿真 → 输出），PCB 上的工程细节（布局要求、布线规则、地线设计、电磁兼容、散热），最后是电路测试方法（内部测试、功能测试、边界扫描与 JTAG）。

这一章知识偏"工程经验"，考试考的主要是条目化的规则——比如"布局先大后小、先难后易""低频一点接地、高频多点接地""每个 IC 配 0.01μF 去耦电容"，记住这些结论即可。

核心概念拆解

3.1 嵌入式系统电源管理

嵌入式电源系统：集成在嵌入式系统中、为设备提供直流基础电能的电源设备，是安全、可靠、高性能的供电系统。输入一般为交流市电，输出常见直流 12V、5V、3.3V，属于二次电源设备。

三类电源来源：

• 交流电源：市电输入，通过变化转化把交流高压电变为低压直流电。
• 电池：手机、传感器等设备的直接供电电源；此类设备功耗相对小、连续工作时间长，因此对功耗有严格要求。
• 稳压器：配合交流电源与电池使用的元器件，把电压降至所需范围（嵌入式系统往往需要多种电压）。

电源管理的四种基础手段（必考条目）：

1. 系统上电行为：系统组件要在正常启动后才能进入低功耗模式，上电时通常以较高功率运行，而上电期间很多设备并不需要工作，因此上电启动时要有效管理这些设备以减小功耗。
2. 空闲模式：CMOS 电路的有效功耗是在时钟工作时产生的，因此可关闭不需要的时钟来降功耗。现代元器件多支持外部事件唤醒——不使用某模块期间，主处理器向其发送"睡眠"指令进入低功耗状态，需要时通过特定触发事件唤醒。
3. 断电：由于逆向偏压泄露，元器件在低功耗模式下依然损耗电能，对低功耗模式耗电大或长期不用的元器件，可做断电处理。
4. 电压与频率缩放：有效功率与切换频率成线性比例，但与电源电压平方成正比——因此降低频率收效有限时，降低电压更能省电。

考点：P ∝ V² 这条"电压平方关系"是电源管理题的核心，问"为什么降频不如降压省电"就答这个。

电源设计实例（原书给出了一个完整的 220V→多路直流电源的拓扑，值得走一遍流程）：开关电源先把 220V 交流电转换为直流，再用低压线性稳压器为各子模块供电；为避免模拟地与数字地相互干扰，转换出两个独立的直流电源分别供模拟电路和数字电路。具体芯片选型：

• +12V→+8V：三端集成稳压器 LM7808（输入须比输出稳压值高出一定压差，注意电流不超载）；电容作用是滤波平滑电压，大电解电容（220μF/25V）滤低频、并联小陶瓷电容（104）滤高频干扰。
• +12V→−8V：用 NE555 芯片实现负压（输出高电平时经 D1 向 C1 充电，输出低电平时 C2 向 C3 转移电荷，重复多次后 C3 达 −8V）。
• +12V→+5V：开关型集成稳压芯片 LM2596（内含固定频率振荡器和基准稳压器，有热关断、电流限制保护；输出 3A 驱动电流；固定版本 3.3V/5V/12V，可调版本输出小于 37V 的电压）。
• +5V→+3.3V：低压差线性稳压器 LM1117-3.3。
• +24V→+5V：DC-DC 电源模块 WD5-24S5（5W 输出、宽电压输入、输入/输出隔离）。

3.2 电子电路设计

3.2.1 电子电路设计基础知识

设计三步骤：设计电路原理图 → 生成网络表 → 设计印制电路板。基本步骤：

1. 充分了解设计任务的具体要求（性能指标、内容、要求）。
2. 方案选择：设计合理、可靠、经济、可行的框架并分析优缺点。
3. 根据框架进行电路单元设计（可模仿成熟电路改进创新，注意信号间的关系和限制）。
4. 参数估计与计算。
5. 元器件选择：工作电压、频率、功耗等参数满足电路指标；极限参数必须留有足够裕量，一般应大于额定值的 1.5 倍；电阻电容选计算值附近的标称值。
6. 绘制电路原理图：布局合理、排列均匀、清晰；信号流向一般从输入端/信号源画起，由左至右或由上至下依次画单元电路，反馈通路流向相反；连线为直线，交叉折弯最少，连通交叉处用圆点，地线用接地符号。

原理图设计流程（用 CAD 软件）：建立库中没有的元器件 → CAD 设置 → 放置元器件 → 原理图连接 → 检查校对 → 电路分析与仿真 → 生成网络表 → 保存与输出。

• 元器件建库要点：引脚序号与封装库一一对应；二脚有极性元器件（如二极管）默认 1 正 2 负；芯片引脚序号为逆时针逻辑；引脚长度通常 5 个单位；参考元器件数据手册，电气特性与手册相符。
• 放置元器件要点：按主信号流向安排，功能相近的元器件摆在一起、方向一致；采用国际标准符号；一页放不下时分多张或用"子-母"原理图；极性元器件标识正确，电感同名端标识统一。
• 连接要点：主功率路线及大电流连线加粗，其他信号线细线；有电气连接的导线垂直或平行表示，无逻辑连接处不可有电气结点。
• 网络表：电路以结点、元器件和连线组成的网络表示；网络表是原理图与印刷电路板之间的接口，布线依赖这些数据。

电子电路可靠性设计：

• 可靠性定义："在规定的时间和环境条件下系统无故障运行的概率"，受三个控制量影响：①故障的规定（故障分级）；②工作寿命（不同使用年限故障概率不同）；③实际环境（温度、湿度、腐蚀性气液体、灰尘、震动、冲击、电源、磁场、辐射等）。
• 故障衡量指标（与第1章呼应，必背）：电子设备故障率大多先高后低再高（浴盆曲线）。MTBF（平均故障间隔时间）= 确定时间内故障率的倒数，用小时表示，与运行周期无关，用于可修复设备；不可修复设备用 MTTF（平均失效时间），工厂用抽样寿命测试估算。可用性 = 正常服务时间 /（正常+故障总时间），即 U/(U+D)。
• 可靠性设计因素：有效散热降低高温危害（高温是元器件损害的最主要原因，过高温度造成不可逆损伤并阻碍电流流动，过低温也损坏设备）；减少高敏感元器件使用；多用可靠度高的元器件；采用屏蔽性好或内嵌测试方法；用最少的元器件设计简单电路；在元器件级别进行冗余。
• 两条概率结论（重要）：n 个元器件任意出错即崩溃时，系统出错概率为 1−(1−p)ⁿ——元器件数 n 增加时出错概率指数增长，故简化设计可提高可靠性；一个部件故障率为 p、配 n 个冗余部件时整体故障概率为 pⁿ——冗余越多故障概率指数降低，故冗余设计可提高可靠性。
• 可靠性成本：投入随可靠性提升先降后升，维护成本先升后降；把大量资源投入提高很少的可靠性不值当。
• 设计故障：因设计者经验缺乏造成的可靠性降低不易解决又不易避免（如该用 0Ω 电阻的地方接错），因此设计审查是必不可少的环节。

3.2.2 PCB 设计基础知识

PCB 相关概念：PCB（印制电路板）由印刷电路、基板、元器件组合而成，是电子系统的基石。印刷（把电路印到基板上，重复多次得多层 PCB，再添过孔、阻焊层）；PCB 由基板、铜层、阻焊层、字符层组成；印制线路（刻蚀等方法制出，含导线和焊盘）；印制元器件（丝印文字）；贴片（贴片机自动贴片或钢网手工贴片，再回流焊接）；电镀（用锡或金处理暴露焊盘）。分类：按层数分单面板、双面板、多层板；按机械性能分刚性板、柔性板；按基板材质分纸基板、玻璃基板、复合材料基板、特征材料基板（主流为树脂刚性基板）。

PCB 设计流程：建立封装库中没有的封装 → 规划电路板（确定尺寸、坐标原点；板框四周倒圆角，一般半径 5mm；设置禁止布线区）→ 载入网络表和元器件封装 → 布置元器件封装 → 布线 → 设计规则检查 → PCB 仿真 → 存档输出。

布局要求（常考条目）：

• 总原则："先大后小，先难后易"——重要单元电路、核心元器件优先布局；参考原理框图，按主信号流向安排。
• 总连线尽可能短、关键信号线最短；高电压大电流信号与弱信号完全分开；模拟信号与数字信号分开；高频信号与低频信号分开；高频元器件间隔充分。
• 相同结构电路采用"对称式"布局；IC 布局栅格 50~100mil，表面贴装元器件不少于 25mil。
• 元器件不重叠、不影响插拔贴焊、符合限高要求；离板边距离符合工艺（无定位孔附边宽 3mm，有定位孔宽 5mm）；有极性元器件方向尽可能一致，同一板上最多允许两种朝向；安装孔禁布区内无元器件和走线。
• 通孔回流焊元器件：尺寸大于 300mm 的 PCB，重元器件尽量不放在中间；其焊盘边缘与 BGA 等丝印距离大于 10mm，与表面贴装元器件距离大于 2mm。
• 插件元器件：过波峰焊的焊盘间距大于 1.0mm（防连锡），优选引脚间距大于 2.0mm；插装磁性元器件要有坚固底座；变压器引脚避免对称设计（防呆工艺）；连接器/DIP/TO-220 等多引脚元器件轴线应与波峰焊方向平行；二极管、1/4W 电阻等轻元器件轴线与波峰焊方向垂直（防止浮高）。
• 贴片元器件：两面过回流焊的 PCB 底面不能放大体积太重元器件（焊接面元器件高度不超过 2.5mm）；回流焊重量限制——片式元器件 A≤0.075g/mm²，翼形引脚 A≤0.300g/mm²，J 形引脚 A≤0.200g/mm²，面阵列 A≤0.100g/mm²；同种元器件间距大于 0.3mm，异种元器件间距大于 0.13×h+0.3mm（h 为邻近最大高度差）；只能手工贴片的间距大于 1.5mm。

布线要求（常考条目）：

• 布线优先次序：电源、模拟小信号、高速信号、时钟信号和同步信号等关键信号优先；遵循密度优先原则（从连接最复杂、连线最密集的区域开始）。
• 环路最小规则：信号线与其回路构成的环面积尽可能小（环面积越小对外辐射越少、受干扰越小）；地平面分割时注意与重要信号走线的分布。
• 串扰控制：串扰指不同网络间因较长的平行布线引起的相互干扰（源于分布电容和分布电感）。措施：加大平行布线间距，遵循 3W 规则；平行线间插入接地的隔离线；减小布线层与地平面的距离。
• 拐角尽量用 45° 折线，避免锐角和 90° 直角；经常插拔的焊盘用泪滴焊盘（增加机械强度）；任何信号不要形成环路；噪声敏感元器件下面不走线；多层板相邻层走线垂直为佳；大面积覆铜制成网状（防高温气泡导致铜箔脱落）；地线尽量加粗（通过三倍允许电流）；布测试点（八角形）。
• 最外沿信号线与禁止布线层和机械边缘保持最小 0.7mm 距离；一般线宽 0.3mm，电源线/大电流线应足够宽；焊盘一般 64mil。
• 热设计检查：高热元器件放于出风口或利于空气对流处；温敏元器件远离热源——自身温升高于 30℃ 的热源：风冷时电解电容等温敏元器件离热源 ≥2.5mm，自然冷 ≥4.0mm；大面积铜箔上的焊盘用隔热带相连，但过 5A 以上大电流的焊盘不能用隔热焊盘。
• 高热元器件：发热密度超过 0.4W/cm² 时仅靠引线不足以散热，应加散热网、汇流条；锡道宽度不大于 2.0mm、间距大于 1.5mm。

丝印设计：所有元器件、安装孔、定位孔都有丝印标号（安装孔用 H1~Hn），元器件标识必须与 BOM（料单）一致；高压大电流处加警示标识；丝印字符在元器件本体以外、保持最近距离；方向从左至右、从上往下；焊盘上无丝印、锡道上无丝印、丝印不压导通孔；丝印间距大于 0.254mm；字高 1.5mm、线宽 0.2mm、sans serif 字体。

PCB 可靠性设计（重点，直接对应考题）：

1）地线设计——接地是控制干扰的重要方法，接地+屏蔽结合可解决大部分干扰。地线结构有：系统地、机壳地（屏蔽地）、数字地（逻辑地）、模拟地。

• 单点接地 vs 多点接地：信号工作频率小于 1MHz 时，接地环流对干扰影响大，应采用一点接地；大于 10MHz 时地线阻抗大，应就近多点接地；1~10MHz 时若用一点接地，地线长度不应超过波长的 1/20，否则多点接地。
• 数字地与模拟地分开：两者地线不相混，分别与电源端地线相连，尽量加大线性电路的接地面积。
• 尽量加粗接地线：接地电位随电流变化会导致定时信号电平不稳；应能通过三倍于 PCB 的允许电流，接地线宽度大于 3mm。
• 接地线构成闭环路：数字电路 PCB 的地线做成闭环可明显提高抗噪声能力（缩小接地电位差）。

2）电磁兼容性（EMC）设计：目的——既抑制外来干扰，又减少自身对其他设备的电磁干扰。

• 选择合理导线宽度：印制导线电感与长度成正比、与宽度成反比，短而粗的导线利于抑制干扰；时钟引线、行/总线驱动器信号线载有大瞬变电流要尽量短。分立元器件电路导线宽度 1.5mm 左右即可；集成电路 0.2~1.0mm。
• 正确布线策略：最好采用井字形网状布线（一面横向、另一面纵向，交叉孔金属化相连）；避免长距离平行走线；敏感信号线之间设置接地的印制线；时钟引线与地线回路靠近；总线驱动器紧挨欲驱动的总线；数据总线每两根信号线之间夹一根信号地线。
• 抑制反射干扰：缩短印制线长度、采用慢速电路；必要时加终端匹配（传输线末端对地和电源端各接一个相同阻值的匹配电阻）；一般 TTL 电路印制线长于 10cm 就应加终端匹配。

3）去耦电容配置（必考）：负载变化引起电源噪声（数字电路状态转换时电源线上产生尖峰电流）。配置原则：

• 电源输入端跨接 10~100μF 电解电容器（位置允许时用 100μF 以上效果更好）。
• 每个集成电路芯片配置一个 0.01μF 陶瓷电容器；空间小时可每 4~10 个芯片配一个 1~10μF 电解电容（在 50kHz~20MHz 范围阻抗小、漏电流 0.5nA 以下）。
• 对噪声能力弱、关断时电流变化大的元器件和 ROM、RAM 等存储型元器件：在电源线和地线间直接接入去耦电容。
• 去耦电容引线不能过长，高频旁路电容不能带引线。

考点："0.01μF 去耦电容配给谁""去耦电容的作用"是本章出题率最高的知识点之一。

4）PCB 尺寸与元器件布置：PCB 大小适中——过大线条长、阻抗增加、抗噪差且成本高；过小散热不好、易受干扰。时钟发生器、晶振和 CPU 时钟输入端易产生噪声要相互靠近；易产生噪声的元器件、小/大电流电路尽量远离逻辑电路，必要时另做 PCB。

5）散热设计：PCB 最好直立安装，板间距不小于 2cm；自由对流冷却的设备集成电路按纵长方式排列；强制空气冷却的按横长方式排列。发热量小或耐热差的元器件放冷却气流最上游（风口），发热量大或耐热好的放最下游；水平方向大功率元器件靠近板边（缩短传热路径），垂直方向靠近 PCB 上方；温敏元器件放温度最低区域（如设备底部），不要放在发热元器件正上方。

3.2.3 电子电路测试基础知识

测试方法三种：

1. 内部测试：PCB 装配完成后先检查元器件（安装是否正确、型号数值、焊接是否合格），再使用自动测试程序对 PCB 上每个结点探测（探针床测试夹），测试工具设计可由 PCB 设计自动计算各结点正确状态。局限：只能保证基本正确性，无法保证整个系统按设计运行。
2. 功能测试：接通电源、施加激励或特殊测试信号，从输入/输出线测试装配好的电路板功能，同时校准调整；可用自动化设备进行以简化人工成本。
3. 边界扫描与 JTAG：数字电路太复杂、成百上千测试点无法用简单电气特性测试时使用。边界测试是常见硬件测试方式；JTAG 是嵌入式中最常用的方式，它利用与 IC 芯片内部调试模块通信的方式进行调试与测试。

硬件可靠性测试：包括机械类、环境试验和安规试验等。核心思想：完备分析测试对象可能的应用环境和工作状态（包括极限状态），在实验室制造各种应力条件，让每一个硬件特性、功能都暴露在极限应力下；测试标准一般只给出应力条件而不指明工作状态/配置组合，所以要跳出传统规格限制，考虑典型应用组合、满配置组合和极端测试组合（例如验证散热性能用"散热最差机框 + 满配最大功率线卡"；验证低温工作性能用"散热最好机框 + 最少单板 + 放散热最好槽位"），遗漏任何组合都会影响可靠性。

3.3 Cadence PCB 系统设计

Cadence 的 PCB 系统设计提供从原理图设计输入、分析、PCB 设计到制造文件输出的一整套工具，流程为：创建项目/库 → 原理图输入（ConceptHDL）→ 打包设计 → 封装库设计（Allegro and Pad Designer）→ 同步原理图和 PCB（Design Sync）→ PCB 设计（Allegro）→ 项目归档（Archive）。

• 原理图输入工具：ConceptHDL 和 Capture CIS 两种。ConceptHDL 支持自顶向下（先方框图再分子模块）和自底向上（先画底层原理图再组合成模块）两种分层次设计方法；每个模块可单独打包到 Allegro 中供多人并行布局布线；支持模块化设计与设计重用（把与版图有关的原理图完整保存为元件 cell，如电源电路、时钟电路可复用）；并行设计方法中 Allegro 与 ConceptHDL 可设计同步并产生 ECO 报告；还有参数化（一个电容设 size=20 代替 20 个旁路电容）、群组操作、分割元件图形（千脚元件拆成多个符号，打包仍为一个元件）、自动生成 BOM、电气规则检查、归档等功能。
• PCB 设计系统（Allegro）：灵活的约束驱动布局（QuickPlace 过滤预分组；统一约束管理器在布局阶段提供互连线延时的实时图形反馈）；交互式布线编辑器（基于形状、任意角度和推挤 push/shove 的布线，高速约束网络走线时实时显示时序裕量）；输出多种生产加工数据（Gerber 文件、光绘机文件、D 码表、装配图、裸板测试数据、ODB++ 格式）；电源平面创建与编辑；高级 SKILL 语言定制工具箱。
• 自动和交互布线工具（SPECCTRA 系列）：①SPECCTRA 布局编辑器（翻转、旋转、推挤、对齐、移动；指导布局模式自动计算最佳位置；密度分析图形化显示布线阻塞情况）；②SPECCTRA 交互布线编辑器（推挤功能自动按间距要求移动附近连线和过孔，多级放弃操作，自动放置过孔、拷贝连线）；③SPECCTRA 自动布线器（基于形状的布线算法充分利用布线空间；电气参数规则控制和电流承载能力要求；盲埋孔、焊盘下过孔处理，是高密度 PCB 设计必需功能）。
• 库管理：三个工具——PCB 库专家 PCB Librarian Expert（原理图和 PCB 库的创建、封装、验证；Part Developer 创建原理图符号，Padstack Editor 创建修改焊盘，Allegro Librarian 创建 PCB 封装符号，手工和向导两种方法）；PCB 库 PCB Librarian（包含工具相同但只能用部分功能，高级功能不能实现）；库浏览 Part Browser（基于 Web 的检索和放置元件工具，可集成到 MRP/ERP 系统）。
• 约束管理器：PCB 系统设计的核心，提供基于电子数据表格式的约束信息，实时显示高速规则和状态，可在设计流程任意阶段调用；仿真人员形成的高速约束规则加入约束管理器后即可驱动布局布线；两个视图分别显示约束值和各网络遵守的约束集，用颜色标明成功/失败。

初学者容易踩的坑 / 易错考点

• 降频与降压的效果：功率与频率成正比、与电压平方成正比。所以"降频省电有限、降压省电显著"，别答反。
• MTBF 与 MTTF 适用对象：可修复设备用 MTBF，不可修复设备用 MTTF。选择题常拿两个术语对调设陷阱。
• 接地方式看频率：<1MHz 一点接地；>10MHz 多点接地；1~10MHz 时一点接地的地线不超过波长 1/20。三段区间不要背混。
• 去耦电容数值："每个 IC 一个 0.01μF 陶瓷电容、电源输入端 10~100μF 电解电容"。问"为什么每个芯片要配去耦电容"——抑制负载变化（状态转换尖峰电流）引起的电源噪声。
• 布局顺序口记："先大后小、先难后易"，布线优先"电源→模拟小信号→高速→时钟/同步"，且从连线最密集处开始（密度优先）。
• 串扰与平行线：长距离平行走线引起串扰（分布电容/电感），对策是 3W 规则、加接地隔离线、减小布线层与地平面距离——不是"缩短导线"那条（那条针对反射干扰）。
• 散热排布方向：自由对流→纵长排列；强制风冷→横长排列。冷气流上游放耐热差/发热小的，下游放耐热好的。
• 数字地与模拟地：必须分开、分别与电源地相连——不是"连在一起再一点接地"。
• 反射干扰：TTL 印制线超过 10cm 要加终端匹配；对策是缩短线长/慢速电路/匹配电阻。别与串扰的对策混淆。
• 元器件极限参数裕量：应大于额定值的 1.5 倍——这是元器件选型题的直接答案。

小结 & 备考提示

本章是"硬件工程师的实操手册"浓缩版，命题集中在三处：①电源管理的四种手段与 P∝V² 关系；②PCB 设计的条目化规则（接地四要点、去耦电容配置、串扰/反射对策、散热布局）；③测试方法分类（尤其 JTAG 是嵌入式最常用方式）。可靠性指标 MTBF/MTTF/可用性与第1章呼应，两处可对照复习。芯片型号（LM7808/LM2596/LM1117-3.3 等）了解即可，不必死记。

必须记住的关键词：空闲模式（关时钟）与降压省电（P∝V²）、单点/多点接地的频率分界、去耦电容 0.01μF、3W 规则与井字形布线、JTAG 边界扫描。