这套资料在干嘛？
TD（TangDynasty）是安路 FPGA 的官方一体化开发环境，你从写第一行 Verilog 到把比特流烧进 EG4S20，中间所有步骤都发生在这一个软件里。这套笔记把 289 页的《TD User Guide》压缩成 3 篇”总览”式导读，按 工程管理 → 约束与编译 → 下载调试 的真实开发流程主线讲，不逐章罗列，帮你快速建立全局地图，细节再按图索骥查官方手册。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 第 1 篇：工程管理与 IP 生成器 | 认识 TD 界面、工程生命周期、IP Catalog | 新建/管理工程、添加源文件设顶层、用 IP Catalog 生成 PLL/ERAM 等 IP |
| 第 2 篇：约束、编译流程与时序报告 | 引脚/物理约束、SDC 时序约束、HDL2Bit 编译、报告解读 | 分配引脚、写 create_clock、跑综合布局布线、读 Timing Report 判定时序是否收敛 |
| 第 3 篇：仿真下载、调试工具与报错排查 | 功能仿真、Bitwriter 下载、Chip Viewer/ChipWatcher 调试、报错消息体系 | 从波形仿真到板上验证、在线调试信号、按报错前缀快速定位问题 |
通关标准：
① 能独立完成”新建工程 → 添加 Verilog → 综合 → 分配引脚 → 布局布线 → 下载”的完整闭环； ② 能说出 ADCC/PLL 等约束分别写在哪个文件、什么时候生效； ③ 遇到编译报错时，知道按 USR/HDL/SYN/PHY 等前缀去哪里查原因。