这套资料在干嘛？
这套笔记把安路 EAGLE 系列（EG4S20）的《PLL 用户指南》翻译成了零基础也能看懂的讲解。PLL 是 FPGA 里做时钟”变频器”的硬核——分频、倍频、移相全靠它。读完你就能自己生成一个 PLL，把板子上的 50MHz 晶振时钟变成你想要的任何频率。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 📘 锁相环 PLL 入门：从晶振时钟到任意频率 | EG4S20 内部 4 个 PLL 硬核的原理与使用全流程 | PLL 的位置与时钟来源、M/N/C 分频系数与频率计算、4 种反馈模式的区别、动态相移的操作时序、端口与参数含义、TD 里 IP Generator 一步步配置 |
| 🛠️ PLL 实战：把板载 50MHz 晶振变成 100MHz 系统时钟 | 结合真实晶振电路的 TD IP Generator 四步向导实战 | 有源晶振电路要点（去耦/串阻/GCLK）、四步向导逐页参数详解、倍频 2 分频 1 与 VCO 1000MHz 的来龙去脉、例化代码与 extlock 复位释放 |
| 🧯 PLL 调试实录：从一屏报错到仿真全绿 | 真实调试过程：例化黑盒、未声明信号、.adc 约束、ModelSim 仿真与自检型 TB | 五大报错逐一拆解（黑盒/未声明/BIT-8123/USR-8168/HDL-5001）、.adc 约束三个语法坑、行为级仿真模型写法、自检型 TB 的 PASS/FAIL 判定思想 |
通关标准：
- 能说清 PLL 在芯片里的位置，以及它的参考时钟和反馈时钟分别能从哪里来
- 给你一个输入频率和目标频率，能算出 M、N、C 三组系数（并检查 VCO 是否落在 300~1200MHz）
- 能在 TD 里用 IP Generator 独立生成一个 PLL 模块并例化调用，知道要盯紧 extlock 信号