这套资料在干嘛？
这一篇带你读懂安路 EG4S20（EAGLE 系列）的 IO 用户指南。FPGA 的引脚不是”接上就能用”的——信号进来先过 IOB 缓冲器，再经 IOL 逻辑单元寄存，中间还有电平标准、驱动强度、上下拉、差分匹配一大堆可配置的东西。我们把官方手册拆成大白话，讲清楚每个部件是干嘛的、有哪些坑。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 📘 EG4S20 的 IO 到底长什么样：从引脚到内部逻辑 | IOL 与 IOB 全流程讲解 | IOL 输入/输出寄存器的普通、SDR、DDR 模式、输入输出延时单元、IOB 支持的电平标准、驱动强度与 Slew 调节、弱上下拉与 Bus Hold、LVDS/LVPECL 差分接法、I/O 分组与 VCCIO、5V 兼容输入、Vpad 不等于 VCCIO 时的属性设置 |
通关标准：
- 能说出 IOL 的普通/SDR/DDR 三类输入输出模式的区别，以及 iDDRx2 模式下 PAD 与内部逻辑 4:1 的速率关系
- 能对着一根差分线讲清楚：什么时候用 True LVDS，什么时候用 Emulated LVDS，各自最高速率和电阻网络怎么配
- 拿到一颗 5V 输出的老芯片，知道用”串电阻 + PCI 箝位二极管”的办法把 EG4S20 的输入保护起来，并会估算串阻值