这套资料在干嘛？
UG1110 是安路 PH2A 系列 FPGA 的《HDL 设计原语库指南》，一共收录了 46 个原语（Primitive）——它们是 FPGA 底层硬件单元（时钟缓冲、IO 逻辑、DSP、片上 RAM 等）在 Verilog 里的”官方名字”。工具综合你的代码时，有时需要你亲手指名要用哪个硬件单元，这时就得例化原语。这个系列不逐个罗列 46 个原语，而是按功能族（时钟 / IO / 专用功能 / DSP / 存储）挑最常用的讲透，其余的给你一张”检索地图”。
📚 目录
| 篇目 | 主题 | 你会学到 |
|---|---|---|
| 📘 原语库（一）：时钟与 PLL 族原语 | BUFG 系列封装原语、SBUF/CBUF/DBUF 物理原语、OSCDIV 内部振荡器、PLL 与 DPLL | 什么时候要手动插时钟缓冲、怎么做无毛刺时钟切换与分频、PLL 的 8 路输出与动态相移怎么配 |
| 📘 原语库（二）：IO、DSP 与存储族原语 | IBUF/OBUF/IDDR/ODDR/SERDES/DELAY、MBOOT 多重启动、DNA 芯片指纹、DSPSIOU 运算单元、ERAM 20K/144K | DDR 接口为什么离不开 IDDR/ODDR、DSP 的五合一结构、ERAM 的 FIFO 模式与硬件级联 |
通关标准：
- 能说出 LOGIC 封装原语和 PHY 物理原语的区别，以及为什么大多数场景优先用封装原语。
- 能独立例化 PH2_LOGIC_BUFG_CE_DIV，把一个 100MHz 时钟无毛刺地分成 4 分频并门控。
- 能看懂 PH2_PHY_DSPSIOU 的 muxctrl/inctrl/opctrl 控制字含义，知道竞赛里做乘累加该用 IP 还是原语。